基于VHDL语言编写的多功能数字钟

最新推荐文章于 2023-11-04 10:56:04 发布

fengzh_169

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分类专栏： VHDL 单片机多功能数字钟文章标签：语言 signal integer n2 vector c

本文链接：https://blog.csdn.net/fengzh_169/article/details/6583493

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这篇博客介绍了一个使用VHDL语言编写的多功能数字钟的设计，包括时钟信号处理、模式切换、数字显示等功能。通过多个进程来管理不同时间单位的计数和显示，实现了小时、分钟和秒钟的显示，并具备一定的模式和状态控制。

摘要由CSDN通过智能技术生成

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use IEEE.STD_LOGIC_ARITH.ALL;
entity dgn_clock is
       port(clk1,clk2:in std_logic;
     dt:out std_logic_vector (5 downto 0);
     q:out std_logic_vector (6 downto 0);
            enable:in std_logic;
            speak:out std_logic;
            m:in std_logic;
            mode:in std_logic;
            jia:in std_logic);
end dgn_clock;
architecture one of dgn_clock is
   signal a,b,c,d,e,f:integer range 0 to 9;
   signal t1,t2,t3,t4,t5,tt2,tt4,x,y:std_logic;
   signal c1,e1:integer range 0 to 9;
   signal c2,d2,e2,f2:integer range 0 to 9;
   signal counter,num:integer range 0 to 9;
   signal reset,clk1hz:std_logic;
   signal mo:integer range 0 to 3;
   signal zhishi:std_logic;
   signal n1,n2,n3,n4,n5,n6:integer range 0 to 9 ;
   signal k:integer range 0 to 1;
   signal jishu:integer range 0 to 9999999;
begin
process(clk1)
   begin
   if clk1'event and clk1='1' then
      if jishu=9999999 then
         jishu<=0;clk1hz<='1';
      else jishu<=jishu+1;clk1hz<='0';
     end if;
   end if;
end process;
   process(mode)
        begin
      if mode'event and mode='1' then
             if mo=3 then mo<=0;
              else mo<=mo+1;
             end if;
      end if;
    end process;
     process(mo,m,c2,jia)
          begin