2019年04月_FPGADesigner

11月 10月 04月 03月

原创 MATLAB数字信号处理（3）计算方式生成随机序列

信号检测、估计和通信等问题都需要经仿真进行性能分析，产生服从特定分布的随机变量至关重要。MATLAB中提供了现成的函数random，可以产生服从某种确定分布的随机序列。还有一些其它函数，比如exprnd专门用于产生服从指数分布的随机序列，但总体上random要更为通用。我们平时只管调用函数即可，简化工作量，而无需关心random函数背后的计算原理。最近学习的《信号检测与估计-理论与应用》简单介...

2019-04-23 19:24:00 9051 4

原创 Zynq中lwip“自动协商失败（Auto negotiation error）”的解决办法

博主今天在将lwIP以太网程序移植到RedPitaya（火龙果）开发板上时，发现了一个问题。我们一般都会使用SDK自带的“lwIP Echo Server”例程测试以太网硬件是否正确。然而在Redpitaya开发板上测试时出现了“自动协商失败（Auto negotiation error）”的问题，如下图：其实这是由于硬件的PHY芯片不支持自动协商导致的。《学会Zynq》系列第12篇详细介绍...

2019-04-07 17:33:19 12895 15

原创学会Zynq（29）SPI协议的理解与初步使用

本上介绍了Zynq中的SPI控制器。本文再系统总结下对SPI协议的理解，加强对其认识。最后再说明Zynq中如果配置和使用SPI控制器。SPI协议概述SPI是串行外设接口（Serial Peripheral Interface）的缩写。标准四根线只使用4根信号线进行通信：MISO（主输入-从输出)、MOSI（主输出-从输入)、时钟SCLK、从机选择信号SS（有时也称为片选信号CS）。 SPI协...

2019-04-01 20:27:16 24988 12

FPGA综合系统设计（五）频谱分析系统

FPGA驱动AD9226，65M采样，做FFT进行频谱分析，将计算结果用双口RAM缓存，通过串口发送到PC上，完整Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA数字信号处理（九）Vivado FFT IP核实现

调用Vivado的FFT IP核对输入信号进行频谱分析，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA综合系统设计（二）基于FPGA的温度采集和以太网传输

FPGA驱动DS18B20，温度数据用双口RAM缓存，通过以太网发送温度到PC，可用网络调试工具显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA综合系统设计（一）1.250μs冲击电压测量与显示

ADC采集信号，FIFO缓存，通过串口发送数据到PC显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（五）Vivado FIR IP核实现

调用Vivado的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-08

FPGA数字信号处理（四）Quartus FIR IP核实现

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-07

FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-06

FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2018-06-06

FPGA数字信号处理（一）数字混频

数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。

2018-05-30

FPGA综合系统设计（四）：串口控制的DDS信号发生器

设计一个系统：串口接收频率、相位控制字，控制的DAC输出波形（正弦波、三角波、锯齿波、方波、直流）设计中取DAC输出时钟为50MHz，波形存储深度为512点（取信号的一个周期），用matlab生成mif格式的文件分别存储正弦波、方波、三角波、锯齿波的数据。含testbench，已在开发板上验证。

2018-05-26

空空如也

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