chisel中如何使用BlackBox

最新推荐文章于 2023-03-09 15:12:09 发布

fqcybf

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分类专栏： chisel学习文章标签： verilog scala 芯片

本文链接：https://blog.csdn.net/fqcybf/article/details/109199767

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本文介绍了如何在Chisel中使用BlackBox来嵌入Verilog编写的模块。内容包括BlackBox的实现格式和例化格式，帮助理解如何在Scala驱动的Chisel环境中无缝集成Verilog代码。

摘要由CSDN通过智能技术生成

chisel中如何使用BlackBox

chisel中的BlackBox
- BlackBox实现格式
- BlackBox例化格式

chisel中的BlackBox

源文章来自于：
https://chipyard.readthedocs.io/en/latest/Customization/Incorporating-Verilog-Blocks.html
并做了一些修改

BlackBox的使用可以在chisel中嵌入原有使用Verilog所写的模块。

BlackBox实现格式

module GCDMMIOBlackBox
  #(parameter WIDTH)
   (
    input                  clock,
    input                  reset,
    output                 input_ready,
    input                  input_valid,
    input [WIDTH-1:0]      x,
    input [WIDTH-1:0]      y,
    input                  output_ready,
    output                 output_valid,
    output reg [WIDTH-1:0] gcd,
    output                 busy
    );
......
endmodule

对应的chisel BlackBox实现方式：

class GCDMMIOBlackBox(val wd: Int) extends BlackBox(Map("WIDTH" -> wd))
{
   
	val OtherInnerPara = ...
	val io = IO(new Bundle{
   
              val  clock       = input ( Clock(<