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风中少年的博客

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原创 数电基础:时序逻辑电路的时序分析

目录1.组合逻辑延迟2.时钟输出延迟Tco3.同步系统中时钟频率3.1 建立时间与保持时间都满足3.2建立/保持时间不满足(1) Tcomb太大导致建立时间不满足(2) 器件的固有保持时间增大(老化)使得保持时间违例4. 时钟偏斜及其影响4.1时钟偏斜的物理意义4.2 时钟偏斜对时序的影响(1) 对于未引入时钟偏斜时,保持时间与建立时间均不为例必...

2019-09-29 09:37:50 2612

转载 FPGA在AI时代的角色

目录掌握Verilog FPGA设计和验证方法是AI时代系统设计师的生命线1.前言2.对FPGA产品的需求硬件性能的提升软件工具的提升生态系统3. 对FPGA工程师的需求理解新任务掌握新工具抓住新机遇4.FPGA工程师要这样拥抱AI5. FPGA工程师的核心竞争力只有FPGA工程师能做到的掌握Verilog FPGA设计和验证方法是AI时...

2019-06-17 19:47:59 1820

原创 Vivado使用:综合篇(三)综合属性

Vivado开发套件中,Vivado综合能够综合多种类型的属性,大多数情况下,这些属性的使用语法和行为都一样。当使用综合属性时,假如Vivado能够识别该属性,那么就使用这个属性并创建反映已经使用该属性的逻辑;Vivado也可能无法识别所给的属性,这时Vivado就综合器就会将属性及其值传递给生成的网表文件。 下面介绍Viado开发工具支持的综合属性。1.async_...

2019-05-23 20:35:47 2378

原创 Vivado使用:综合篇(二)综合选项设置

目录-flatten_hierarchy (影响综合结果的层次) -gated_clock_conversion -fsm_extraction (影响状态机编码方式) -fsm_encoding Keep_equivalent_registers (含义) -resource_sharing (影响算术运算) -control_set_opt_threshold (影响触发器...

2019-05-23 18:46:30 6994

翻译 Xlinx DSP 48E1(一)

目录:   前言:关于这个指南    chapter1:OverView    chapter2:DSP 48E1 的描述和细节    chapter3:DSP48E1设计注意事项 附录A:CARRYOUT,CARRYCASCOUT和MULTSIGNOUT关于这个指南    Xilinx®7系列FPGA包括四个FPGA系列,这些系列均采用最低功耗设计,使通用设计能够跨系列扩展,以...

2018-10-25 15:39:06 1206

翻译 Xlinx DSP 48E1(三)

chapter2  chapter2:DSP 48E1 的描述和细节          目录​2.1 DSP48E1 Slice Features  2.2Architectural Highlights of the 7 Series FPGA DSP48E1 Slice2.3DSP48E1 Slice Primitive 2.4 Simplified DSP48E1...

2018-10-25 15:38:20 7155

翻译 Xlinx DSP 48E1(二)

 chapter1 Overview 目录 chapter1 Overview1.DSP48E1 Slice Overview2.相对于上一代的特征3.Device Resources4.Design Recommendations 5.Stacked Silicon Interconnect1.DSP48E1 Slice Overview      FPG...

2018-10-25 15:30:41 1621

原创 vim config

"""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""" 隐藏GVIM菜单及设置""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""""source $VIMRUNTIME/delmenu.vim"source $VIMRUNTIME/menu.vim" 窗口大小set lines=50 columns=200" 分割出

2020-12-14 22:36:17 34

转载 超低功耗研发-STM32L151C8T6芯片(五)低功耗设计总结

通过前面的讲解,基本上对于STM32L系列低功耗原理有了一些的认知,单纯的讲CPU的低功耗是没有太大的意义的,毕竟我们的实际工程项目不可能是一个单独的核心板,是必须要添加一些外围功能的,下面我们就从硬件、软件设计上做一些 总结。一、硬件设计 硬件设计的总则是选用低功耗的设计方案,器件能少绝对不多,多一个器件,就多一份消耗,我们具体来分析,低功耗硬件设计方案:1、DC-DC电源部分(1)选用低压降、超低功耗DC-DC芯片:由于低功耗设备往往采用电池供电,一些锂电池随着电量的降低,输...

2020-07-21 22:57:25 839

转载 超低功耗研发-STM32L151C8T6芯片(四)串口接收唤醒机制、注意事项、C代码

在前面的文章中,详细分析了STM32L151 的 低功耗的各种概念和相关知识,在应用中,还有一种常见的需求,就是CPU被外部唤醒。 RTC唤醒是用于正常的业务需求,而外部唤醒也是需要的,比如说我们需要将CPU唤醒,与CPU进行通信,实现一些参数的配置。总的来讲,CPU唤醒,是需要外部中断的,即便是RTC唤醒机制,本质上也是通过外部中断EXTI来 实现的,所以思路就是触发外部中断,方式有很多种, 我们可以通过在硬件电路设计中,预留一个引脚,通过给这个引脚相应的电平来触发中断,进而唤醒CPU,这样做...

2020-07-21 22:45:32 281

转载 超低功耗研发-STM32L151C8T6芯片(三)RTC自动唤醒机制

超低功耗产品必然涉及到“唤醒”机制,唤醒后执行正常的功能代码,这个“唤醒”动作有多种,基本上有:外部中断 中断事件 RTC自动唤醒等外部中断多是 IO口中断 ,比如 按键触发 ,而RTC自动中断相比较“智能”一些,倒计时一定时间后,自动唤醒CPU,所以RTC自动唤醒基本上就是为 超低功耗定制 的,用起来非常方便,先看下STM32L151的RTC系统时钟树:上图中的WUTR就是wake up auto-reload timer,即自动唤醒状态寄存器,而WUTF就是 ...

2020-07-21 22:37:43 372

转载 超低功耗研发-STM32L151C8T6芯片(二)低功耗模式

默认情况下,系统复位后,控制器运行在RUN模式,在RUN模式下,CPU的时钟是由HCLK提供,如果CPU不需要一直保持运行 状态,是可以设置控制器为其他几种低功耗模式,比如,当控制器需要等待一个 外部中断事件时。这取决于用户选择合适的工作模式。该芯片具有5种低功耗模式: ① 低功耗运行模式:低功耗运行模式:适配器处于低电压模式,时钟频率限制在低频,部分外围的使用也受限。 ② 睡眠模式:Cortex-M3内核停止,外围器件保持运行状态,比如RTC一直运行。 ③ 低功耗睡眠模式...

2020-07-21 22:22:11 368

转载 超低功耗研发-STM32L151C8T6芯片(一)时钟系统概述

前言: 由于之前对STM32Fxx系列相对熟悉,所以涉及到超低功耗设备时,自然就选用STM32家族的STM32Lxx系列产品。STM32L151C8T6 功能特点:(1)Flash:64k(2)RAM:10k(3)EEPROM:4k(4)USART:3(5)SPI:2。了解一个CPU,时钟也是非常重要的,如下图所示:从图中可知:共有5 种时钟源,分别为 HSE:外部8M晶振、 HSI: 内部高速晶振16MHz LSI...

2020-07-21 21:44:47 259

转载 Linux系统下FPGA开发——(1)相关介绍

谢邀,”在linux下开发FPGA,有什么软件推荐吗?“。FPGA的开发分工比较多。如果你指的仅仅是HDL,那还真不推荐用Linux,还是Windows下更省心省事。遇到的坑更少。 但如果是走SOC和Linux。 可能这个还真没有其他平台的开发工具可选。如果你非要体验Linux下的FPGA HDL开发。 可以选择Xilinx公司的Vivado。 对Linux支持较好。当然,还是推荐在W...

2020-07-12 23:08:21 746

原创 FPGA:程序的固化和下载(Vivado为例)

FPGA是基于RAM工艺(如LUT的实质就是RAM),因此会掉电丢失,再次上电后需要重新加载bit流。一般FPGA的外围会有一个非易失性存储器:Flash或SD卡等。可以将程序加载进去,这样的话,下次上电后可以直接从该存储器中加载程序,这就是固化的过程。一般的会采用Jtag口下载程序(Vivado): 完成好HDL设计,并且验证无误后,对设计文件进行综合,布局布线以及生...

2020-04-08 16:41:03 2265

转载 深度解析FPGA的功耗

在传统的概念中,芯片工艺的改进将会带来性能的提高,成本的降低。同时,由于芯片内核电压的降低,其所消耗的功耗也随之降低,这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代,甚至于以后的40nm或更小的工艺,出现了一点反常,芯片功耗将显著提高。由于40nm工艺的内核电压进一步降低,电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱,于是电子移动速度...

2019-11-25 17:30:26 1325 1

原创 数字电路基础:时序电路设计基础

学习《搭建你的数字积木数字系统与VerilogHDL设计入门教程》-汤勇明等之部分基础内容这一部分内容还是比较基础的,但是也是很重要的内容,这是深入学习FPGA的开始吧,我时钟相信理解到什么程度就会设计出什么程度的作品,所以基础很重要。学习内容:触发器和寄存器; 移位寄存器; 计数器; 时序逻辑设计实例; 总结与组合逻辑电路不同不同,时序逻辑的输出不仅与当前的输入有关,还与过...

2019-11-25 11:18:42 317

原创 Verilog设计流程:综合(一)

参考《Verilog综合的教程》目录1. 介绍1.1 什么是综合?1.2 不可综合1.3在设计流程中的位置?2. 映射机制 Part1 -从VerilogHDL的类型和常量到硬件的映射1. 逻辑值体系1.1 位宽1.2. 值保持器建模 主要介绍4个部分:(1)从VerilogH...

2019-11-25 11:16:30 1256

原创 数字电路基础:如何提高电路工作频率

如何提高电路工作频率对于设计者来说,我们当然希望我们设计的电路的工作频率(在这里如无特别说明,工作频率指FPGA片内的工作频率)尽量高。我们也经常听说用资源换速度,用流水的方式可以提高工作频率,这确实是一个很重要的方法,今天我想进一步去分析该如何提高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与 寄存器到寄存器之间的信号传播时...

2019-11-25 11:15:04 1310 2

原创 FPGA开发流程:综合(二)

目录1.连续赋值语句2.过程赋值语句 2.1阻塞赋值 2.2 非阻塞赋值 2.3 赋值对象 2.4赋值限制3.逻辑运算符4. 算术运算符 4.1无符号算术 4.2有符号数算术 4.3 进位的建模5.关系运算符 6.相等性运算符 7. 移位运算符8. 向量运算 9. 部分选取 10...

2019-11-25 11:13:52 414

原创 Verilog设计:频率检测模块

频率计频率计又称频率计数器,是一种专门对被测信号频率进行测量的电子测量仪器。基准时钟:通常就是FPGA板上的晶振,一般FPGA开发板会提供一个50Mhz的晶振作为时钟源。计数法计数法:直接计数单位时间内被测信号的脉冲数量;这种方法测量精度高、速度快,适合不同频率、不同精度的测频需要。适合不同频率指的是一般的频率计在测高频信号和低频信号时的误差不一致,而采用计数法就能很...

2019-11-19 11:03:23 2111

原创 Video IP:Video_In_to_AXI4-stream

参考文档:PG043《Video In to AXI4-Stream v4.0 》目录1. 介绍2. 功能3.具体应用4. 性能 最大频率 Latency Throughput5. 接口6. IP的使用General Design Guidelines7. IP配置1. 介绍 VideoIn to AXI4-Stre...

2019-11-15 15:39:48 1303

原创 数字电路基础:系统设计优化

目录1.资源优化1.1资源共享1.2 逻辑优化1.3 串行化2. 速度优化2.1 流水线设计2.2 寄存器配平 (Register Balancing)2.3 关键路径法2.4乒乓操作法2.5 加法树法系统设计优化主要有两方面: 资源优化 速度优化 无论是在ASIC还是FPGA中,硬件设计资源即面积(Area)是一个重要的技术指标...

2019-10-05 21:10:19 1595 1

原创 CRC校验原理

线性分组码中有一种重要的码称为循环码(Cyclic code),这种码编码和解码都不太复杂,而且检(纠)错能力较强。循环码除了具有线性分组码的一般性质外,还具有循环性。循环性是指任一码组循环一位以后(即将最右端的一个码元移至左端,或反之)以后,仍然为该码中的一个码组什么是CRC校验?CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码; 其特征是信息字段和校验字段的长度可以...

2019-09-06 21:51:41 3143

原创 数字电路基础:关于锁存器latch

锁存器是电平触发的控制器件,这与边沿触发的触发器是有着本质的区别的。锁存器是一种在异步时序电路系统中,对输入信号电平敏感的单元,用来存储信息。一个锁存器可以存储1bit的信息,通常,锁存器会多个一起出现,如4位锁存器,8位锁存器。锁存器在数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号不起作用。因此,锁存器也被称为透明锁存器...

2019-09-05 23:01:12 2954

原创 Verilog设计(四):边沿检测

关于边沿检测,应该很容易想要时钟的边沿,一般情况下,可以很容易得到时钟的上升沿。对于时序逻辑中,常用触发器进行设计,其时钟端cp就是边沿敏感的。在同步设计中,我们以时钟的上升沿作为参考,这时候要是想要得到另外一个信号的上升沿怎么办呢?边沿检测应该verilog设计或说数字电路设计中很基础且很常用的设计,比如启动信号的检测、数据有效信号的检测、将边沿信号转成脉冲信号等等(这里的边沿检测),反正就...

2019-09-05 21:24:01 1727 1

翻译 FPGA Vivado AXI _DMA IP介绍

参考文档:《pg021》IP FactsIntroductionAXI DMA内核是用于XilinxVivado®设计套件的软Xilinx IP内核。AXI DMA在内存和AXI4-Stream目标外设之间提供高带宽直接内存访问。其可选的分散/收集功能还可以从中央处理单元(CPU)卸载数据移动任务。Features• 符合AXI4标准 ;(Compliant合规)• 可选分...

2019-09-05 21:12:44 3586 1

转载 何为眼图

在对高速串行数字信号进行测试和验证的场合,我们会用示波器测试眼图,从而判别对应信号的质量、设备的稳定度、信道质量,从而判别出哪里出了问题。眼图文章从以下几个问题来讨论:什么是眼图、眼图用在什么场合、反映了波形什么信息,会通过例子具体分析眼图含义。眼图(英语:eye pattern)是电信系统的一种示波器显示,显示接收器上的数字信号,而以资料速度来触发水平的更新,在许多不同的编码系统下,...

2019-09-05 17:05:22 691

转载 Ubuntu18.04安装gcc** g++**失败解决方案(E: 软件包gcc还没有可供安装的候选者)

http://archive.ubuntu.com/ubuntu/pool/universe/g/安装依赖sudo apt-get install ncurses-devsudo apt-get install bisonsudo apt-get install flexsudo apt-get install build-essential下载所需gcc版本的相关源文件,...

2019-08-23 09:34:28 2639

转载 数电基础:时序逻辑电路

虽然每个数字电路系统可能包含有组合电路,但是在实际应用中绝大多数的系统还包括存储元件,我们将这样的系统描述为时序电路。 时序电路是由最基本的逻辑门电路加上反馈逻辑回路(输出到输入)或器件组合而成的电路,与组合电路最本质的区别在于时序电路具有记忆功能。1. 简介 时序逻辑电路是数字逻辑电路的重要组成部分,时序逻辑电路又称时序电路,主...

2019-08-19 08:52:21 6434

原创 数电基础:触发器的建立时间与保持时间及亚稳态

目录1. 亚稳态(Metastability)的物理意义2. 什么是亚稳态3. 亚稳态产生的原因4. Setup 和Holdup时间 4.1 建立时间 4.2 保持时间5. 异步复位恢复时间6. 建立时间、保持时间违例(violation)7. 亚稳态的恢复时间​8. 寄存器的MTBF 建立与保持时间与亚稳态的概念要放在一起学习...

2019-08-18 21:35:35 1901

原创 数电基础:触发器&寄存器

1、锁存器(latch) 是电平触发单元,数据存储的动作取决于输入时钟(或使能)信号的电平值,仅当锁存器处于使能状态时,输出才会随着数据的输入发生变化。 简单说:两输入信号为使能信号EN,数据输入信号DATA_IN,以及一个输出信号Q,它的功能就是在EN有效的时候把输入数据DATA_IN的值传给Q,EN无效的时候就保持原有输出状态,直到EN再次有效,这就是锁存过程。也称透明...

2019-08-18 21:26:14 1280

原创 数字电路基础

【知识目标】(1) 理解亚稳态产生的物理意义(2) 理解触发器本身的建立时间和保持时间以及异步复位恢复的概念(3) 理解亚稳态恢复和同步寄存器的概念(4) 理解组合逻辑的延迟产生的原理,掌握系统时钟频率的计算(5) 理解并掌握时钟偏斜和抖动及其对时钟频率的影响(6) 理解提高系统时钟频率的两种方法(7) 了解False Path和多时钟周期的概念,知道使用False P...

2019-08-18 11:48:22 338

转载 Chisel

官网:https://chisel.eecs.berkeley.edu/index.htmlChisel:Constructing Hardware in a Scala Embedded Language,CHISEL是在加州大学伯克利分校开发的一种开源硬件构造语言,它支持使用高度参数化的生成器和分层特定领域的硬件语言的高级硬件设计。下面是官网上列出的一些特性:硬件构造语言(非H...

2019-08-05 10:41:29 2190 3

转载 FPGA 设计的四种常用思想与技巧(三)--数据接口的同步方法

数据接口的同步方法数据接口的同步是 FPGA/CPLD 设计的一个常见问题,也是一个重点和难点,很多设计不稳定都是源于数据接口的同步有问题。 在电路图设计阶段,一些工程师手工加入 BUFT 或者非门调整数据延迟,从而保证本级模块的时钟对上级模块数据的建立、保持时间要求。还有一些工程师为了有稳定的采样,生成了很多相差 90 度的时钟信号,时而用正沿打一下数据,时而用负沿打一下数...

2019-08-04 17:40:31 994

转载 机器学习前应该知道的那些事儿

机器学习是指使计算机系统使用统计技术学习数据的过程,而不需要具体的编程程序。该方法是一个主动学习的算法,使得它能够从数据中学习并进行预测。机器学习与计算统计、数学优化以及数据学习密切相关,通常被用来进行预测、分析等任务。机器学习一般用于处理两类任务:有监督学习:输入给计算机的示例带有标签(期望输出),基于标签调整建立的模型,以学习输入到输出的映射规则。无监督学习:输入给计算机的示例没有标签...

2019-07-23 14:33:12 93

转载 深度学习基础篇

目录1、写在前面2、神经网络的起源:感知机3、多层感知机4、反向传播5、激活函数 Sigmoid激活函数 tanh激活函数 ReLu激活函数1、写在前面随着人工智能尤其是深度学习的快速发展,计算机视觉成为了这些年特别热门的研究方向。在这里我们将开启一个全新的系列【计算机视觉那些事】,来分享我们这些年在计算机视觉上的一些认识和经验。在这个系列中,我...

2019-07-23 13:45:14 144

转载 深度学习训练和推理有何不同?

目录深度学习训练和推理有何不同?深度学习训练和推理有何不同?深度学习中经常涉及到训练(Training)和推断(Inference)这两个词,而这两者有什么区别和联系呢?接下来我们初步分析讨论。在学校中学习——我们可以将其看作是深度神经网络经历「学习」阶段的一种类比。神经网络和大多数人一样——为了完成一项工作,需要接受教育。更具体地说,经过训练(training)的神经网...

2019-07-23 10:38:24 10636 2

转载 深度学习笔记

目录什么是深度学习简介 释义深度学习典型模型 卷积神经网络模型 深度信任网络模型 堆栈自编码网络模型深度学习框架 Tensorflow Caffe Microsoft Cognitive Toolkit / CNTK 火炬/ PyTorch MXNet深度神经网络的模块1. 深度神经网络的基本零件1....

2019-07-22 13:11:33 2156

转载 入门 | 一文概览深度学习中的卷积结构

选自Medium作者:Paul-Louis Prove机器之心编译参与:路雪、李亚洲本文对三种不同的卷积进行了介绍,同时讲解了各自的优点,对初学者而言,是理解卷积的一篇好文章。卷积首先,我们需要定义卷积层的几个参数。kernel 为 3、stride 为 1,使用 padding 的 2D 卷积卷积核大小:卷积核决定卷积的视野。2D 卷积的常见卷...

2019-07-22 10:31:19 58

基于乒乓数据存储机制的FPGA视频监控系统设计

基于乒乓数据存储机制的FPGA视频监控系统设计:为使FPGA视频监控系统的显示画面更流畅,数据存储采用兵乓机制设计。先将视频数据直接存储于SDRAM中, 采用两个异步FIFO 作为缓冲器,轮流接收SDRAM的数据,在将接收YUV422 格式数据通过数据转换得到RGB565 格式 数据并驱动显示。该方案的顶层模块在modelsim中仿真成功,满足时序要求。

2018-09-15

空空如也

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