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原创 STA新视角之Setup Time和Hold Time
register-to-register模型图表 1‑1 register-to-register模型图表 1‑1是一个常见的register-to-register的模型。CLK是源寄存器(Source)和目的寄存器(Destination)的时钟源头,在SDC中一般用create_clock/create_generated_clock定义。A点表示CLK的出口,B点表示源寄存器的CK端,C表示目的寄存器的CK端,D表示源寄存器的Q端,E表示目的寄存器的D端。在实际的电路实现(FPGA/AS.
2021-06-09 00:57:20 3230
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