STA新视角之Setup Time和Hold Time

1、register-to-register模型

 图表 1‑1 register-to-register模型

图表 1‑1是一个常见的register-to-register的模型。CLK是源寄存器（Source）和目的寄存器（Destination）的时钟源头，在SDC中一般用create_clock/create_generated_clock定义。

A点表示CLK的出口，B点表示源寄存器的CK端，C表示目的寄存器的CK端，D表示源寄存器的Q端，E表示目的寄存器的D端。在实际的电路实现（FPGA/ASIC）中，因为布局布线产生的线延时和组合逻辑产生的CELL延时，让电路实现起来不那么理想。

表格 1‑1延时参数

延时参数	含义	图中位置
Tck1	时钟定义点到源寄存器CK端的时间	A -> B
Tck2	时钟定义点到目的寄存器CK端的时间	A -> C