锁相环PLL

       锁相环PLL(Phase Locked Loop)：用来统一整合时脉讯号，使内存能正确的存取资料。即使外部的输入信号与内部的振荡信号同  步。

      PLL的由来：锁相环在工作过程中，当输出信号频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。

      PLL的组成：由鉴相器（PD,Phase Detector）、环路滤波器（LF,loop Filter）、压控振荡器（VCO,Voltage Controlled Oscillator）

     鉴相器（PD），又称相位比较器，检测输入信号和输出信号的相位差，并将检测的相位差信号转成uD电压信号输出，该信号经低通滤波器滤波（LF）后形成压控振荡器(VCO)的控制电压uC,对振荡器输出信号的频率实施控制。