如何合理而有效的进行控制系统冗余设计

高可靠性是过程控制系统的第一要求。冗余技术是计算机系统可靠性设计中常采用的一种技术,是提高计算机系统可靠性的最有效方法之一。为了达到高可靠性和低失效率相统一的目的,我们通常会在控制系统的设计和应用中采用冗余技术。合理的冗余设计将大大提高系统的可靠性,但是同时也增加了系统的复杂度和设计的难度,应用冗...

2019-09-08 10:46:01

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Vivado加上VsCode

尝试一下用vscode替代vivado自带的编辑器 步骤一、更换Vivado自带文本编辑器 第一步 打开Vivado 再Tool菜单中 打开options,点击text editor,选择customer editor 第二步 更换文本编辑器 这里需要键入的表达式是: C:/Progr...

2019-07-31 09:52:19

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Vivado加上VsCode

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2019-07-31 09:32:48

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详解:采用FPGA加速的腾讯云是如何快速做基因测序的 | 腾讯技术工程

近日腾讯云国内首发二代基因测序FPGA加速方案,将人类全基因组数据分析从业内平均水平的30小时降低到了不到3小时,在业内引起不小反响,也吹响了腾讯云进军基因计算行业的号角[1]。这其中的核心技术就来自于架构平台部的腾讯计算服务(TCS:Tencent Computing Service)和腾讯云相...

2019-07-12 17:30:18

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Vivado使用误区与进阶——XDC约束技巧之I/O篇 (下)

《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括,相比较而言,XDC中的I/O约束虽然形式简单,但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式,所以从...

2019-07-12 16:30:28

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Vivado使用误区与进阶——XDC约束技巧之I/O篇 (上)

《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括,相比较而言,XDC中的I/O约束虽然形式简单,但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式,所以从...

2019-07-12 16:26:04

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vivado下创建基本时序周期约束

时钟基本概念:https://blog.csdn.net/wordwarwordwar/article/details/78259208 时序约束的基本概念:https://blog.csdn.net/zz_Caleb/article/details/84453792 约束是如何构成的 时序...

2019-07-12 16:06:25

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跟着我从零开始入门FPGA(一周入门XXOO系列)-设计一个只有4条指令的CPU

我们要设计一个简单的CPU 既然做CPU,我们要做流水线的,要简单,做2级流水线就够了。 为了实例的简单,我们选择设计一个8bit的MCU的内核 仍然我们要简单,所以选择RISC的内核,类似PIC的结构 还是为了要简化,我们只支持4条指令 继续为了要简化,我们不考虑Status寄存器 有人会问,只...

2019-07-09 10:11:58

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跟着我从零开始入门FPGA(一周入门XXOO系列)-有限状态机

状态机,只要C代码写过2年的人,估计无人不识君,稍微复杂的逻辑都可以借助状态机来简化问题。 为了方便,我们使用前面用过的一个例子,来说明状态机的应用,也就是说我们前面已经有意无意的用过状态机了。 我们以SPI的Slave接口,为例,来说明状态机的使用 为了简化问题 1、我们没有把信号同步到本地时钟...

2019-07-09 10:10:05

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跟着我从零开始入门FPGA(一周入门XXOO系列)-阻塞和非阻塞

话说大禹治水,因为他老爹治水失败被咔咔了,他不得已去顶缸。 他也琢磨啊,其父也不是等闲之辈,没搞定,说明必须得换个法子,否则自己也得被大哥给嗝屁了。 大禹父子治水,分别用的是阻塞和非阻塞的方法,下面我们就扯一下逻辑电路中的阻塞和非阻塞。 通常所说的阻塞和非阻塞,指的是always块中的语句。 al...

2019-07-09 09:51:05

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跟着我从零开始入门FPGA(一周入门XXOO系列)-时序逻辑设计

所谓时序逻辑,简而言之,就是CLK驱动,不来时钟不干活,同时能自我保持。 最简单的例子,跑马灯 model led_led(input rst, input clk, output out0, output out1, output out2, output out3); reg ary[3:0]...

2019-07-09 09:50:27

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跟着我从零开始入门FPGA(一周入门XXOO系列)-组合逻辑设计

组合逻辑是神马? 所谓组合逻辑就是,一堆输入注定了一个(或多个)输出,明天你再送同样的这一堆输入,可以得到跟今天完全相同的结果。 或者说,输出的值跟先前任何状态没有一毛钱的关系,只跟当前的输入有关系。 来个最简单的: assign out = in1 & in2; 这是个与门,ou...

2019-07-09 09:49:45

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跟着我从零开始入门FPGA(一周入门XXOO系列)-Verilog语法

没错,我们就是拿C语言照猫画虎,下面是一个“老虎”的模型。 我们一个个看他跟“猫”不一样的地方 module nand( input in1, input in2, output out ); wire tmp; assign tmp = in1 &amp...

2019-07-09 08:48:00

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跟着我从零开始入门FPGA(一周入门XXOO系列)-5、同步和异步设计

(本连载共七部分,这是第五部分) 作者:McuPlayer2013 (EETOP FPGA版块版主) 原帖地址:http://bbs.eetop.cn/thread-385362-1-1.html) 以下是正文: 5、同步和异步设计前面已有铺垫,同步就是与时钟同步。同步就是走正步,一二一...

2019-07-09 08:34:07

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一位资深老鸟的十年FPGA开发设计经验总结

大学时代第一次接触FPGA至今已有10多年的时间,至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言,设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。 后来读研究生,工作陆陆续续也用过Quartu...

2019-07-09 08:32:29

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FPGA的复位方法几种方法

FPGA的复位方法几种方法由 技术编辑archive1 于 星期四, 07/25/2013 - 14...

2019-07-09 08:31:16

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FPGA-----RTL模块基础概念(例解:异步复位、同步释放)

RTL在电子科学中指的是寄存器转换级电路(Register Transfer Level)的缩写,也叫暂存器转移...

2019-07-09 08:29:11

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FPGA中亚稳态——让你无处可逃

1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时...

2019-07-04 20:49:00

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你真的会Xilinx FPGA的复位吗?

Get Smart About Reset: Think Local, Not Global。   对于复位信号的处理,为了方便我们习惯上采用全局复位,博主在很长一段时间内都是将复位信号作为一个I/O口,通过拨码开关硬件复位。后来也看了一些书籍,采用异步复位同步释放,对自己设计的改进。   不...

2019-07-04 17:29:22

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FPGA设计中同步异步复位造成亚稳态问题的探讨

所谓亚稳态,是指“trecovery(recovery time)指的是原本有效的异步复位信号释放(对低电平有效的复位来说就是上跳沿)与紧跟其后的第一个时钟有效沿之间所必须的最小时间。tremoval(removal time)指的是时钟有效沿与紧跟其后的原本有效的异步复位信号变得无效之间所必须的...

2019-07-04 10:31:36

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