TO DO LIST

一、latch up原理以及避免手段；
1.在基体（substrate)上改变金属的掺杂，降低BJT的增益
2.避免source和drain的正向偏压
3.增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
4. 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring。
5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
6.使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
7.除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
8. I/O处尽量不使用pmos(nwell)

nwell在I/O处容易被干扰，把Nwell拉低，Psub和Nwell的PN结就通了

附件1、https://wenku.baidu.com/view/211bea894693daef5ff73d2e.html guard ring原理
附件2、数字后端guard ring检查技巧https://baijiahao.baidu.com/s?id=1611294187757105053&wfr=spider&for=pc
http://bbs.eetop.cn/thread-767975-1-1.html
二、建立、保持时间原理以及避免手段；