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RSS订阅原创 FPGA静态时序分析
转自：https://blog.csdn.net/bbs_vip/article/details/46627673任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常...
2018-07-26 13:22:17
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转载 数字系统中的亚稳态及其解决办法
本文转自https://www.cnblogs.com/xiaoxie2014/p/4149565.html 1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段...
2018-07-11 15:04:46
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转载 Xilinx-7系列FPGA架构—— CLB
xilinx7系列FPGA主要包括：Spartan®-7/Artix®-7/Kintex®-7/Virtex®-7。其性能/密度/价格也随着系列的不同而提升。其中以Virtex-7有着极高的系统性能和资源。本篇主要介绍其组成的基本单元configurable logic blocks（CLBs）。通常来说，我们不需要关心或参与逻辑综合过程CLBs资源的分配。但是如果遇到了性能/时序...
2018-07-09 13:04:58
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转载 RTL行为级仿真、综合后门级功能仿真和时序仿真
数字电路设计中一般有源代码输入、综合、实现等三个比较大的阶段，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计。... 一、RTL行为级仿真 在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错...
2018-07-08 13:41:40
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转载 电平触发和边沿触发的区别
电平触发是在高或低电平保持的时间内触发，而边沿触发是由高到低或由低到高这一瞬间触发 在数字电平变化的电压上升沿或下降沿到一定阀值时就产生触发，是谓边沿触发。当电压达到数字电平的高或低电压一段时间后（一般是最小脉冲宽度的三分之一），才产生触发是电平触发。 边沿触发一般时间短，边沿触发一般时间都是us级的，响应要快的，而电平触发只须是高和低就可以了，没时间要求，比如10...
2018-07-08 12:04:06
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转载 flipflop和latch以及register的区别
触发器：flipflop锁存器：latch寄存器：register 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时输出才会随着数据输入发生变化。 触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。 寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就...
2018-07-08 11:39:17
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转载 Tsu,Tco,Th,Tpd的概念
转自：https://blog.csdn.net/gtkknd/article/details/53064530tsu : setup time, 定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某...
2018-07-08 10:32:07
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空空如也
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