Flip Program

原创 Kicad初体验

什么是kicad？KiCad是一种免费、开源和跨平台的EDA设计工具，它能够创建电路原理图并进行PCB布局布线，它具有一个集成化的开发环境。1. 免费相比较于费力去破解，使用盗版的工具，花费在破解上面的时间费时费力，那么相比较于免费的Kicad，为何不尝试下呢？而且免费，那不是白嫖么，又能白嫖又能支持正版何乐而不为呢。2. 开源说到开源，大家耳熟能详的Linux操作系统，RISC-V等开源系统，都受到全世界人的关注，在不断发现问题，完善，优化的过程中不断发展，而且是良性发展。那么Kicad显然是一

原创 嵊州吃喝玩乐篇

嵊州吃喝玩乐

原创 Linux 用户管理命令速查

Linux 用户管理命令

原创 解决每次git pull、git push都需要输入账号和密码的问题

每次操作git，都需要输入账户密码

原创 压缩解压缩命令速查

【代码】压缩解压缩命令速查。

原创 Xilinx FPGA功耗评估（笔记）

Xilinx Power EstimatorUG440 XPE（Xilinx Power Estimator）功耗包括静态功耗和动态功耗动态功耗的动态部分（易操作）动态功耗的静态部分静态功耗，降低功耗，电压和功耗关系P(staic) = V^3P(dynamic) = V^2静态功耗是三极管漏电流静态功耗跟温度有关系芯片规模下，静态功耗小...

原创 SoC Make Process

SoC Make ProcessKeywords:High Quality， Milestone， DB， Checklist，Plan，FlowPurpose定义开发SoC的流程，并且为SoC设计提供指导Scope为所有参与SoC定义和开发的人准备的所有SoC（ASIC 和 FPGA）开发项目都将会使用这个过程PrinciplesSoC开发流程模型是以So...

转载 网络七层模型详解

原创 FPGA开发中SRL16E的使用

FPGA开发过程中是免不了要用到移位寄存器的，传统的移位寄存器是通过寄存器（或者叫触发器FF）实现的，占用的是FPGA内部的逻辑资源，当要移位的次数过多时，自然会耗费更多FF资源。但是如果用LUT（lookup table）查找表实现的话就很轻松了，LUT是通过提前存储下一张真值表来实现逻辑运算的，所以非常节省逻辑资源。常用的移位寄存器SRL种类很多，这里以16bit的SRL16E为例，说一...

转载 推荐一些Github上的IC资源

版权声明：微信订阅号 不忘出芯 https://blog.csdn.net/ic7x24/article/details/89788266 </div> <link rel="stylesheet" href="https://csdnimg.cn/release/phoenix/template/css/ck_htmled...

原创 USB系统盘安装系统（缺少所需的CD，DVD设备驱动程序）

由于 Windows 7 未内建 Intel 100 系列芯片组 USB 驱动程序，请参考下列步骤安装操作系统：1、准备一个 U 盘，至微软官方网站制作 Windows 7 正版的安装 U 盘。2、至技嘉官方网站下载 Windows USB Installation Tool。3、解压缩该工具并执行 WindowsImageTool。a、确认已插入制作完成的 U 盘。b、S...

原创 下载各种纯净版本的Windows系统及Office（末尾有福利哦~~）

https://msdn.itellyou.cn/网上有各种各样的系统盘制作安装，但是一致的毛病就是：1.默认安装乱七八糟的默认工具2.系统内有很多其他不需要的设置3.安装麻烦本文就是手把手教你安装，纯净无污染的系统盘，上面已经大写红色字体告诉你在哪里下载windows系统了有了纯净版本的系统之后，那就是怎么安装了，本文叙述U盘安装过程：1. 在MSDN...

原创 Vivado运行加速(相关tcl指令的使用)

1、这样就可以充分发挥最大的CPU潜力了（例如DRC检查可以使用全部的线程进行并行操作）。为了充分发挥Vivado套件的潜力，在tcl console里输入下面的脚本： set_param general.maxThreads 82、读取当前vivado线程数 get_param general.maxThreads...

原创 git使用中的常见操作

Git是什么？Git是目前世界上最先进的分布式版本控制系统（没有之一）。Git有什么特点？简单来说就是：高端大气上档次！那什么是版本控制系统？如果你用Microsoft Word写过长篇大论，那你一定有这样的经历：想删除一个段落，又怕将来想恢复找不回来怎么办？有办法，先把当前文件“另存为……”一个新的Word文件，再接着改，改到一定程度，再“另存为……”一个新文件，这样一直改下去。过...

转载 XDC约束技巧——时钟篇

来自：http://xilinx.eetrend.com/article/7734XDC约束技巧之时钟篇Xilinx©的新一代设计套件 Vivado 中引入了全新的约束文件 XDC，在很多规则和技巧上都跟上一代产品 ISE 中支持的 UCF 大不相同，给使用者带来许多额外挑战。Xilinx ...

转载 XDC约束技巧——CDC篇

来自：http://xilinx.eetrend.com/article/7735上一篇《XDC约束技巧之时钟篇》介绍了XDC的优势以及基本语法，详细说明了如何根据时钟结构和设计要求来创建合适的时钟约束。我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到...

转载 Vivado使用误区与进阶——XDC约束技巧之I/O篇 (下)

来自：http://xilinx.eetrend.com/article/8448Vivado使用误区与进阶——XDC约束技巧之I/O篇 (下) 《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相...

转载 Vivado使用误区与进阶——XDC约束技巧之I/O篇 (上)

来自：http://xilinx.eetrend.com/article/8441Vivado使用误区与进阶——XDC约束技巧之I/O篇 (上)《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之F...

转载 Verilog开源项目

讲到开源，必然要准守开源的协议。而且必须要讲究原则：此处引用阮一峰的博客的一张关于开源许可证的图片作为参考，具体细节以协议条款为准。CaptionRISC-V相关RISC-V是开源指令集(ISA)。基于RISC-V的开源内核和SoC列表SiFive Freedom E300/U500 Platform包含E300和U500的RTL代码，cpu内核基于Rocket，增加了So...

转载 如何解决FPGA 高扇出（ high fanout）问题

支持原著，转自：https://blog.csdn.net/shshine/article/details/52451997Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决...

原创 详解$test$plusargs和$value$plusargs

Verilog和Systemverilog仿真运行时会调用系统函数，本文主要对$test$plusargs和$value$plusargs做详细介绍和对比，系统函数的介绍参考的是VCS User Guide和IEEE Verilog-2005标准，不同IDE可能不太一样。首先得介绍下宏定义的使用方法，即`ifdef, `elsif, `endif等代码在代码中，test.v------...

原创 波形文件(wlf,vcd,fsdb,shm,vpd)的区别，及如何生成

在verilog和systemverilog等逻辑仿真的过程中，最关心的就是最后生成的波形是如何，我们才能根据波形去具体分析。但是往往会根据各个公司和各个平台工具的不同，会产生不同的波形文件，那么不同的波形文件，有什么不同？接下来会分别进行描述。并且对主要用到两种波形文件，如何生成及语法做简要介绍。通常不同的仿真工具产生的不同波形文件主要有这些，WLF(Wave Log File)、VCD(V...

原创 ubuntu18.04系统安装完之后显示未发现WiFi适配器（屡试不爽）

家里剩下一个破笔记本，想着利用起来，想给它装个新鲜玩意（ubuntu系统），装完系统之后，发现ubuntu连不上无线，现象如图所示，在网上找了N种方法，都未能解决，搞了一晚上都没成功，一直要连着网线玩就不酸爽了，最后都打算放弃治疗了。为了号召党的不放弃精神，最后还是把问题解决了，现在终结下这个过程，希望能帮助那些还在纠结恼火的朋友们。哈哈哈哈~~~加油，胜利就在前方。-------------...

原创 大家都应该懂的FPGA设计常识

Table of Contents代码风格1. 多使用 开发工具自带(vivado, ISE)自带的代码模板2. 使用流水结构来降低逻辑层数 3. 在模块边界上使用寄存器而非组合逻辑 3. 采用适当的 RAM 和 DSP 的实现方式（是否选用硬核）4. 在综合后或是逻辑优化（opt_design）后的时序报告上分析代码优化的方向5. 尽量避免使用异步复位时序约束...

转载 FPGA实现的实时流水线连通域标记算法

本文要介绍的是两年前我自己琢磨出来的一种用FPGA实现的二值图像连通域标记算法。这个算法的特点是它是一个基于逐行扫描的流水线算法，也就是说这个算法只需要缓存若干行的图像数据，并在这若干行的固定延时内就给出结果，实时性很高，计算延时就只有这若干行，FPGA也无需外界SRAM或DDR来缓存图像数据。算法也不会因为图像中的连通区域数目多了就会变慢，因为这是流水线算法，就没有处理目标多了还会变慢这个概念。

转载 VHDL和Verilog的区别

这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。 这两

转载 树莓派(Raspberry)更换Kail linux源

cd /etc/aptcp sources.list sources.list_back1.0版本阿里云Kali源eb http://mirrors.aliyun.com/kali kali main non-free contribdeb-src http://mirrors.aliyun.com/kali kali main non-free contribdeb http

原创 ftp访问树莓派(Raspberry)

vsftpd是开源的轻量级的常用ftp服务器．1,安装vsftpd服务器 (约400KB)sudo apt-get install vsftpd2,启动ftp服务sudo service vsftpd start3,编辑vsftdp的配置文件sudo nano /etc/vsftpd.conf找到以下行，定义一下anonymous_e

转载 树莓派(Raspberry)打造各种服务器

【合集】用Raspberry Pi（树莓派）打造各种服务器Raspberry Pi（树莓派）有很多的应用，其中搭建服务器是大家应用比较多的，今天就整理一个合集用Raspberry Pi（树莓派）打造各种服务器。欢迎大家提出宝贵意见，更欢迎大家补充您用树莓派所做的好玩的应用！[教程] 将树莓派变成网络打印机服务器（更新PC和手机端设置）！http://www.eeboard.

原创 [3]FPGA双端口RAM操作（乒乓操作）

如果需要重读，需要用ram，如果不需要重读的话就用FIFO双buffer不太好实现错误重传机制！！！！双buffer作用：1、跨时钟域2、完成数据位宽转换3、完成数据缓冲双buffer缓冲操作示意图，在操作工程中存在两个clock1 和clock2，但是输入输出的传输带宽不能相差太大，会出现数据覆盖的现象1、如上图所示，输入端读数据比写数据速度要块，这样

原创 Linux下安装和配置Git

1. 安装sudo add-apt-repository ppa:git-core/ppasudo apt-get updatesudo apt-get install git 第二个命令是遇到问题： 无法获得锁 /var/lib/dpkg/lock  解决方法： 这种情况出现主要是因为软件更新或者安装时出现错误。删除掉两个临时文件即可sudo rm /...

原创 Linux下Python升级步骤

首先下载源tar包  　　可利用linux自带下载工具wget下载，如下所示：1# wget http://www.python.org/ftp/python/3.3.0/Python-3.3.0.tgz　　或自己去网上找，这里提供一个最新版的下载链接：http://xiazai.zol.com.cn/deta

原创 [2]Vivado中异步FIFO的实现和使用

FIFO应用：1、在千兆以太网数据写入，往DDR3里面写数据时候2、AD采样时钟和内部时钟不同时，需要FIFO进行转换3、同频异相时也需要用FIFO进行转换 Vivado中FIFO generator的配置方法1、2、standard FIFOread mode读取时会延迟一个周期时钟，first word fall throughr

转载 I2C上拉电阻到底多大

I2C上啦电阻到底多大1. I2C出现的问题最近群里，由于大部分人都玩摄像头，在摄像头初始化，即I2C接口的初始化中，前前后后出现了很多问题，包括我自己。不能理解。。如下部分群聊记录：我在当时在驱动ov7670的时候，由于官哥的模块上没有默认I2C的上啦电阻，导致三四天I2C时序的设计，testbench，都是如此的崩溃，想哭的冲动都用了，FPGA内部上拉也不行。。。。后来

原创 示波器标笔x10和X1的理解

一般的示波器探头(类似于万用表的表笔)上，有一个×1档和×10档选择的小开关。当选择×1档时，信号是没经衰减进入示波器的。而选择×10档时，信号是经过衰减到1/10再到示波器的。因此，当使用示波器的×10档时，应该将示波器上的读数扩大10倍（有些示波器，在示波器端可选择×10档，以配合探头使用，这样在示波器端也设置为×10档后，直接读数即可）。当我们要测量较高电压时，就可以利用探头的×10

原创 [1]时钟无缝切换

时钟切换分成两种方式，普通切换和去毛刺无缝切换。普通切换，就是不关心切出的时钟是否存在毛刺，这种方式电路成本小。如果时钟切换时，使用此时钟的模块电路处于非工作状态，或者模块内电路被全局复位信号reset住的，即使切出毛刺也不会导致DFF误触发，这样的模块可以选择用此种切换方式。写法很简单assign clk_o = sel_clkb ? clkb : clka ,当sel_clkb

原创 Python生成二维码

依赖库Python生成二维码需要的依赖库为PIL和QRcode。 坑爹的是，百度了好久都没有找到PIL，不知道是什么时候改名了，还是其他原因，pillow就是传说中的PIL。 安装命令：sudo pip install pillow、sudo pip install qrcode 验证是否安装成功，使用命令from PIL import Image，就可以验证PIL是否安装成功，q

转载 Python各种数据进制转换

#!/usr/bin/env python# -*- coding: utf-8 -*-# 2/10/16 base trans. wrote by srcdog on 20th, April, 2009# ld elements in base 2, 10, 16.import os,sys# global definition# base = [0, 1, 2, 3, 4, 5

原创 Linux环境下virtualenv安装和使用

virtualenv用于创建独立的Python环境，多个Python相互独立，互不影响，它能够：1. 在没有权限的情况下安装新套件2. 不同应用可以使用不同的套件版本3. 套件升级不影响其他应用安装sudo apt-get install python-virtualenv使用方法virtualenv [虚拟环境名称]如，创建**ENV**的虚拟环境

原创 Verilog HDL 语言书写规范

0. verilog HDL 命名规则 类型 命名方式 实例 顶层文件 对象+功能+top video_online_top.v 逻辑控制文件 对象+ctr ddr_ctr.v 驱动程序 对象+功能+dri lcd+dri.v 参数文件 对象+para lcd+para.v 模块接口 特征域+文件名+u mcb_read; c3+