[学习] FPGA之ip核

>> ip核之概念和分类

IP（Intellectual Property）内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为（behavior）、结构（structure）和物理（physical）3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。

 

用更加便于理解的话来来说如下：

      软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形势出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。

　　硬核提供设计阶段最终阶段产品：掩模。以经过完全的布局布线的网表形式提供，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件，因而更