gzy0506的博客

书本中对于RAM的三种操作读优先级（read_first）、写优先（write_first）和保持（no_change）使用等效的verilog来描述，简单明了，记录于此。

对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表。可以看出：当控制集的百分比超过15%时，需要降低控制集。计算控制集百分比的步骤如下：1、 打开综合阶段或实现阶段生成的DCP，通过命令获取unique_ctrl_set，即unique control sets值2、 通过两条命令获取当前芯片中SLICE的个数slice_num：3、 计算控制集百分比，即unique_ctrl_set/ set slice_num*100%例如使用keep，使得寄存器不会被综

最近买了几本书，对知识进行细节方面查漏补缺，从0分到90分容易，从90分到95分难。主要记录一些自认为有用，但平时又没有用到的一些小知识点或者技巧，包括例如一些新奇的设计、一些忽略的报表分析或者约束等等，也许不关注这些东西，工程也能正常编译和使用，但为了更加精益求精，还是要广泛吸收其他人的一些总结和经验，才能不断进步。在异步跨时钟域场合，对于控制信号（通常位宽为1bit）常使用双触发器的方式完成跨时钟域操作。如图所示。对于图中标记的1和2的触发器，需要使用综合属性ASYNC_REG,其目的有两个：表明1触发

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档FPGA知识查漏补缺——为什么setup summary和hold suammay的data path延时不一致前言问题描述时序模型总结前言这两天，我第一次到xilinx的官方论坛去问问题，因为这几天有一个问题困扰着我，以前怎么注意的地方。以前我关注时序报表一般也就看setup summary，很少关注hold suammay。前两天突然想去看看hold suammay。以为应该和setup summary一样没啥疑问。结果却发现几.