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RSS订阅转载 锚定 TPM + 硬件可信根，FPGA 如何守护人形机器人安全？
此外，莱迪思提供了一系列强大的具有一流加密和安全功能的可信根（RoT）FPGA，可在电机、关节、手指、执行器等最关键的控制点嵌入强安全防护。与 CPU、GPU、MPU、MCU 等基于微编码和基于指令的处理器不同（这类处理器受限于指令流水线），FPGA直接在硬件中实现功能，使关键操作能在单个时钟周期内可预测地完成，而非经过多条延迟可变的指令序列。随着人形机器人从受控的开发和测试环境，进入工厂车间、仓库、家庭、商业场所等人类共同活动的空间，物理安全、网络安全与隐私保护正日益受到大型企业与早期消费者的高度关注。
2026-03-26 08:01:54
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转载 MIPI CSI-2 RX Subsystem IP介绍和PHY实现浅谈
该IP支持7-series, UltraScale+, Zynq-7000, MPSoC, RFSoC, Versal. 对于UltraScale+, MPSoC, RFSoC, 在HP IO bank, 有可以支持MIPI_DPHY_DCI的I/O, 该I/O standard可以在同一个I/O上在low-power mode(0-1.2V single ended)和high speed mode(0.1-0.3v)之前切换。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2026-03-23 08:00:56
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转载 升级版流水灯：用FPGA控制上千颗RGB LED
Pixblasters MINI 是广受欢迎的Pixblasters MS1（https://pixblasters.com/products/ms1-controller/）的经济型版本，功能经过简化，适用于不需要全部功能的应用场景。Pixblasters MINI 是一个 FPGA实时视频到LED映射控制器，能够把普通 RGB LED 灯带和 LED 矩阵直接变成一个电脑显示屏，用于低成本 LED 视频墙和创意灯光项目。LED视频输出的左上角由TOP_LEFT_X和TOP_LEFT_Y设置。
2026-03-20 08:01:44
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转载 用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践
最终成果：一个支持周期性（基于定时器）和软件触发中断的中断生成器 IP，通过 AXI4-Lite 与 Zynq UltraScale+ PS 完全集成，可以通过 PYNQ 的 Python 接口进行控制。生成的 Verilog 文件（interrupt_generator_ip.v）包含完整的 IP 核，带有 AXI4-Lite 接口，可直接用于 Vivado 集成。中断生成器核心（interrupt_gen.py）实现周期性和软件触发的中断逻辑，管理周期计数器和中断状态，提供两个独立的中断输出。
2026-03-18 08:01:45
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转载 ElastixAI 携 FPGA 方案打造新一代人工智能超级计算技术，打破神秘面纱
该公司声称，与基于 Nvidia GPU 的部署相比，该平台在大型语言模型推理方面可降低高达 50 倍的总拥有成本和 80% 的功耗。通过将最先进的FPGA与专有的机器学习优化技术相结合，与基于标准GPU的解决方案相比，每个GB的总拥有成本 (TCO) 可降低5-50倍。硬件的不灵活性加剧了这个问题：4 位量化理论上可以使吞吐量翻倍，但 Rastegari 指出，在像 H100 这样缺乏原生支持的硬件上，运营商“不得不围绕它构建一个软件内核，而这个内核只能利用其 10% 的潜力”。
2026-03-16 08:00:21
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转载 【Vivado那些事】被忽视的 FPGA 时钟神器：7 系列 BUFR 分频与区域时钟详解
在之前的讨论中，我们已经介绍过两种利用专用时钟资源进行分频的方法：在 7 系列 FPGA 中可以使用 BUFGCE 实现时钟分频，而在 UltraScale 架构 中则可以通过 BUFGCE_DIV 完成类似功能。我们在之前探讨基于 BUFG 的时钟划分时已经了解过全局时钟网络，它能够将时钟分配到器件的所有时钟区域。它内置的时钟分频功能，使得设计人员可以在 时钟区域内部轻松生成较低频率的时钟。通过这种方式，就可以把 BUFR 分频后的时钟 转发到 全局时钟网络，从而在 本地时钟区域之外的逻辑中使用该时钟。
2026-03-13 08:01:28
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原创 FPGA入门经典教材：《FPGA设计实战演练（逻辑篇）》解读
通过网盘分享的文件：FPGA设计实战演练（逻辑篇） (吴厚航编著) .pdf 链接: https://pan.baidu.com/s/1aD49UfRslr9AJnAaRBhfIQ?《FPGA设计实战演练（逻辑篇）》是一本 非常适合FPGA入门、侧重逻辑设计和工程实践的教材。《FPGA设计实战演练（逻辑篇）》 是国内比较受欢迎的一本 FPGA工程实践型教材。它的特点是：用项目和实战案例来讲 FPGA 逻辑设计，而不是纯理论。这本书通常被认为是 FPGA入门 → 工程实践过渡阶段的好书。
2026-03-12 08:00:37
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转载 在 FPGA 上重生的经典：实现 Z80 与 8051 单板电脑
即使在 11.059200 MHz 的频率下，该系统的性能也比传统的 12T 内核快 10 倍。对于运行 Microsoft BASIC 4.7b 版本的最小 Z80 单板计算机，需要 8kB 的 ROM 空间和 4kB 的 RAM 空间。以下程序使用 BASIC-52 语言，在 PORT1 端口上将一个 LED 从最低有效位 (LSB) 移到最高有效位 (MSB)，并重复执行。而现在，随着 FPGA 的普及，我们可以在 FPGA 内核中重新实现这些经典 CPU，并构建真实可运行的单板计算机。
2026-03-11 08:01:46
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转载 一款兼容 Feather 的 FPGA 板，可使用 Lua 编程
Lua 是在1993年由罗伯托·耶鲁萨林斯希、Luiz Henrique de Figueiredo和Waldemar Celes创建的，他们当时是巴西的里约热内卢天主教大学的计算机图形技术组（Tecgraf）成员。与 Python 不同，Lua 的设计初衷是快速、高效且轻量级，使其成为嵌入式系统的理想脚本语言。Lua 是动态类型的，通过基于寄存器的虚拟机解释字节码运行，并具有增量式垃圾回收的自动内存管理，使其成为配置、脚本编写和快速原型开发的理想选择。🔧 对硬件科学家友好 —— 支持 FPGA 逻辑。
2026-03-09 08:15:39
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转载 全球国内外大模型日活排行榜
从图中可以看到，这两年ChatGPT和Gemini一直是众多AI模型中的霸主，不过2025年随着中国AI领域的发展，豆包、DeepSeek这样的优秀国产模型也终于能在全球拥有一席之地。2. 无论国内还是全球的AI模型排行榜，总日活量都在增加，蛋糕越做越大，全民AI时代已经来了。1. 在C端，入口比模型更重要，当巨头把AI能力嵌入抖音和微信，优势将会百倍放大。2. 极致的技术和口碑，也有机会打破平台的垄断，Deepseek就是例子。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2026-03-09 08:15:39
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转载 摆脱飞线！Jumperless——让面包板像FPGA一样“软件可连线”
它内置了可编程电源、电压/电流测量、GPIO 和 RGB 指示灯阵列，让原本物理连接的跳线变成可以用软件定义、自动连接甚至脚本控制的“虚拟跳线”。传统面包板靠手工插跳线，而 Jumperless 使用一组 可编程的交叉开关（crosspoint switch）阵列 来实现“任何点连任何点”的能力。可选择的 Nano 排针，使 Jumperless V5 能够与任何开发板配合使用，即使是引脚排列不同的开发板。在电子原型设计里，传统的面包板和飞线是必不可少的工具，但有时飞线乱成一团不仅不美观，还容易出错。
2026-03-06 08:02:17
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原创 从 RTL 到 云+AI：一本真正面向进阶工程师的 FPGA 实战指南
本书主要介绍FPGA设计与优化方法，以及使用FPGA解决实际问题的具体过程。其中，硬件设计方法包括FPGA高阶设计方法，以及基于FPGA的SOPC和SoC设计方法；软件设计方法包括基于FPGA的HLS、OpenCL、OpenVINO高阶设计方法。在 FPGA 领域，入门书很多，但真正讲“进阶方法”“系统级设计”“云端部署”“AI 加速”的书并不多。一、从“写逻辑”到“设计系统”：FPGA高阶设计方法。一、从“写逻辑”到“设计系统”：FPGA高阶设计方法。HLS 不是写 C，而是写“可综合的硬件 C”。
2026-03-05 08:02:51
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原创 从入门到工程实战：一本真正讲“如何做好FPGA”的书 ——《深入浅出玩转FPGA（第4版）》系统解读
通过网盘分享的文件：深入浅出玩转FPGA(第4版) (吴厚航) .pdf 链接: https://pan.baidu.com/s/1Vqrjx7HAO7LFYR4riDPZ2A?另，本文分享资源只为了学习沟通，切勿商用，商用引起的任何纠纷与本公众号无关~FPGA 设计的精髓不仅仅是设计输入，更包括对综合、布局布线结果的分析与优化。让你理解 FPGA 不只是“写代码”，而是一种系统级设计能力。这些内容往往不是课堂能学到的，而是工程实践中总结出来的。第二部分：语法学习 —— 从“会写”到“写得对”
2026-03-03 08:02:01
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转载 KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步
Turtlebot2 通过串口通信，因此安装 KRS 后，需要创建一个使用 KV260 BSP 的新 Petalinux 项目，并更新内核以支持 TTYACM 和 TTYUSB。在机器人开发领域，ROS 2（Robot Operating System 2） 已成为工业级和科研级应用的标配框架，它不是传统操作系统，而是一个用于构建分布式机器人解决方案的库与工具集合，支持节点间通信、仿真、可视化等功能。由于KV260需要使用电池电压，需要升级电池线，使其也带有一个可以连接KV260的插头。
2026-03-02 08:02:03
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转载 台积电先进封装科普：CoWoS、CoPoS、CoWoP 到底是个啥？谁才是下一代最该关注的技术？
CoWoS-L成本介于CoWoS-S、CoWoS-R之间，中间层使用LSI（局部硅互连，Local Silicon Interconnect）和RDL，即局部区域以硅中间层串连芯片，其他区域用RDL或基板，实现密集的芯片与芯片连接，支持高达12颗HBM内存的堆叠应用，可说结合CoWoS-S和CoWoS-R/InFO的技术优点。此外，未来CoPoS封装的方向，主要锁定AI等高阶应用，采用CoWoS-R制程的将锁定博通，CoWoS-L则目标服务NVIDIA及AMD。想要了解FPGA吗？
2026-02-28 08:01:07
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转载 从网络接口到 DMA，一套面向工程师的 FPGA 网络开发框架
网络模块（NDK 的一部分）负责网络数据包的接收和发送。作为 NDK 的一部分，该项目提供了一个最小化（参考）应用程序的示例设计，该设计可以轻松扩展，为用户应用程序提供硬件加速。这个套件支持包括 10 GbE、100 GbE 和 400 GbE 在内的高速以太网标准，同时提供了配套的 Linux 驱动、用户态库、示例程序等工具，大幅降低了网络加速 FPGA 设计的门槛。对从事 FPGA 网络加速、智能 NIC 设计或高性能系统工程的开发者来说，NDK 提供了一条更快、更可靠、更可复用的硬件加速设计路线。
2026-02-26 08:01:35
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转载 双管齐下筑优势 AMD 扩容中端 FPGA 阵营并延至 2045 + 长期供货
AMD Kintex UltraScale+ Gen 2 FPGA系列（https://www.amd.com/en/products/adaptive-socs-and-fpgas/fpga/gen2/kintex-ultrascale-plus.html）基于台积电高效节能的 16 nm FinFET 架构（与 AMD 的所有 UltraScale+ FPGA 相同），与其他 Kintex 产品在价格、性能和功耗之间取得平衡有所不同。这些工具的仿真支持预计将于 2026 年第三季度推出。
2026-02-11 08:01:10
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转载 KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来
实时性是机器人系统的端到端特性。与那些用大量库的复制品或分支以及/或类似的机器人模拟器来重复发明轮子的新机器人平台不同，Xilinx的KRS方案满足了ROS机器人社区的需求，并基于ROS 2及其紧密集成的机器人模拟器Gazebo构建而成。为了将 Xilinx 的硬件加速技术与 ROS 2 生态系统连接起来，并鼓励软件包维护者从中受益，Xilinx 创建了一系列 ROS 2 构建系统 ( ament) 和元构建工具 ( colcon) 的扩展，以最大限度地减少 ROS 2 软件包维护者的工作量。
2026-02-05 08:00:29
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原创 把 FPGA 真正“用起来”：一本面向工程项目的实战型 FPGA 手册
作者本身长期做 FPGA 工程开发和板级硬件，对“新手最容易踩坑的地方”非常清楚，因此书中很多内容，都是经验型总结，而不是教科书式描述。它不是“原理大全”，也不是“IP 手册合集”，而是站在工程视角，一步步把 FPGA 从“能跑 Demo”，带到“能做完整项目”。想把 FPGA 从“会写代码”，真正提升到“能做项目”的工程师。这部分内容，对刚从“课程实验”转向“工程项目”的读者非常重要。FPGA 从来不是“一颗芯片的问题”，而是硬件系统的一部分。一个完整 FPGA 项目，从需求到验证，实际流程是什么。
2026-02-04 08:02:26
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转载 ＜span class=“js_title_inner“＞主流FPGA厂商对SystemVerilog的支持现状＜/span＞
声明：我们尊重原创，也注重分享；主流FPGA厂商的综合工具性能直接决定了我们能否在实际项目中运用SystemVerilog的先进特性。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。// Vivado中完全支持的SystemVerilog代码。：大胆使用SystemVerilog，Vivado支持良好。：检查你的工具版本，从下一个模块开始，尝试使用。：虽然综合工具支持有限，但验证工具全面支持。
2026-02-02 08:01:00
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转载 ＜span class=“js_title_inner“＞FPGA VR摄像机-拍摄和拼接立体 360 度视频＜/span＞
那么摄像机 A 的右三分之一、摄像机 B 的中心和摄像机 C 的左三分之一必须都指向同一方向。因此，我们将使用摄像机 C 的左三分之一和摄像机 A 的右三分之一来分别提供当观看者面向该方向时的右眼和左眼的图像。当观看者将头转向左侧时，他们的右眼将从看到摄像机 C 的左侧三分之一转向摄像机 B 的左侧三分之一。本文主要介绍第二版本，第二版本的 VR 摄像机，能够以 30fps 的速度拍摄 4k（3840 x 1920）立体 360 度视频，同时在摄像机上实时拼接和编码。友晶DE10-Nano。
2026-02-02 08:01:00
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转载 FPGA VR摄像机-拍摄和拼接立体 360 度视频
那么摄像机 A 的右三分之一、摄像机 B 的中心和摄像机 C 的左三分之一必须都指向同一方向。因此，我们将使用摄像机 C 的左三分之一和摄像机 A 的右三分之一来分别提供当观看者面向该方向时的右眼和左眼的图像。当观看者将头转向左侧时，他们的右眼将从看到摄像机 C 的左侧三分之一转向摄像机 B 的左侧三分之一。本文主要介绍第二版本，第二版本的 VR 摄像机，能够以 30fps 的速度拍摄 4k（3840 x 1920）立体 360 度视频，同时在摄像机上实时拼接和编码。友晶DE10-Nano。
2026-02-02 08:01:00
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转载 主流FPGA厂商对SystemVerilog的支持现状
声明：我们尊重原创，也注重分享；主流FPGA厂商的综合工具性能直接决定了我们能否在实际项目中运用SystemVerilog的先进特性。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。// Vivado中完全支持的SystemVerilog代码。：大胆使用SystemVerilog，Vivado支持良好。：检查你的工具版本，从下一个模块开始，尝试使用。：虽然综合工具支持有限，但验证工具全面支持。
2026-02-02 08:01:00
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转载 HLS设计与BRAM的应用比较
因此，设计者应根据具体的项目需求，灵活选择合适的方法，充分利用HLS的高层次抽象和Block Memory Generator及AXI BRAM Controller的功能优势。在实际应用中，设计者可能会使用Block Memory Generator生成一个32位宽、1024深度的BRAM，并将其与AXI BRAM Controller连接，以便通过AXI接口进行读写操作。指令来指定如何利用BRAM。: 提供一致的AXI接口，使得不同的AXI主设备能够无缝访问BRAM，简化了内存访问的控制逻辑。
2026-01-30 08:00:58
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转载 走向开放硅：Baochip-1x 的 RISC-V MCU 架构与工程实践
项目的源代码主要采用开源技术栈，既有 Verilog / SystemVerilog 代码，也包括借助 SpinalHDL 与 Litex 生成的片段。baochip-1x 是一个围绕 RISC-V 架构的开源 MCU 项目源码库，提供了 RTL 描述、自动文档生成与仿真工具支持。所谓 RTL，是对数字硬件逻辑的结构化描述，可用于综合、仿真与验证，并能提取生成相关文档。作为连接开源硬件与嵌入式软件世界的桥梁，这个项目为关注 RISC-V 与开源硅生态的工程师提供了一个极具参考价值的源代码资源。
2026-01-30 08:00:58
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转载 FPGA 也要标准化了！一文读懂 oHFM：开放协调 FPGA 模块标准
oHFM 全称是 Open Harmonized FPGA Module 标准，它是由标准化组织 SGET（Standardization Group for Embedded Technologies e.V.） 推出的全球首个开放、无厂商锁定的 FPGA 模块规范，旨在提供一种统一、可扩展的 FPGA 模块架构。如果成功，它可以让开发载板、升级模块、评估平台、量产产品之间变得更加连贯、可维护、易扩展，正是很多工程师长期以来的愿望。当然，只有成为 SGET 会员 的组织才能参与未来标准的修订与贡献。
2026-01-28 08:00:28
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转载 Xilinx 7 系列 CameraLink 收发器 IP 深度解析
Tcl 脚本（xgui/*.tcl）自动根据用户选择更新 Verilog 顶层参数，并生成 XCI 文件，支持 Vivado Block Design 拖拽。两部分组成，均通过 Vivado IP Integrator 封装，提供 Tcl 图形界面，参数化生成 Verilog 代码。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。拉高，表示“MMCM 锁定 + bitslip 完成”，可安全收数。
2026-01-28 08:00:28
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转载 ＜span class=“js_title_inner“＞FPGA 也要标准化了！一文读懂 oHFM：开放协调 FPGA 模块标准＜/span＞
oHFM 全称是 Open Harmonized FPGA Module 标准，它是由标准化组织 SGET（Standardization Group for Embedded Technologies e.V.） 推出的全球首个开放、无厂商锁定的 FPGA 模块规范，旨在提供一种统一、可扩展的 FPGA 模块架构。如果成功，它可以让开发载板、升级模块、评估平台、量产产品之间变得更加连贯、可维护、易扩展，正是很多工程师长期以来的愿望。当然，只有成为 SGET 会员 的组织才能参与未来标准的修订与贡献。
2026-01-28 08:00:28
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原创 硬件架构的艺术：工程师视角下的数字电路设计方法与技术
硬件架构的艺术：数字电路的设计方法与技术》这本书，正是站在工程实践而非纯理论的角度，系统总结了数字硬件工程中最容易踩坑、但又最难在规范里写清楚的问题。如果你已经写过几年数字逻辑，但仍然被时钟、复位、跨域和稳定性问题反复折磨，这本书值得你认真读一遍。真正拉开差距的，是架构是否稳健、时钟是否干净、跨时钟是否可靠、功耗是否可控、系统是否可长期维护。这些内容在很多项目里，往往是“照着前人代码抄”，但这本书解释了为什么必须这么做。这些内容在很多项目中不是“核心模块”，却经常是最终系统是否可靠的关键因素。
2026-01-27 08:00:18
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原创 ＜span class=“js_title_inner“＞硬件架构的艺术：工程师视角下的数字电路设计方法与技术＜/span＞
硬件架构的艺术：数字电路的设计方法与技术》这本书，正是站在工程实践而非纯理论的角度，系统总结了数字硬件工程中最容易踩坑、但又最难在规范里写清楚的问题。如果你已经写过几年数字逻辑，但仍然被时钟、复位、跨域和稳定性问题反复折磨，这本书值得你认真读一遍。真正拉开差距的，是架构是否稳健、时钟是否干净、跨时钟是否可靠、功耗是否可控、系统是否可长期维护。这些内容在很多项目里，往往是“照着前人代码抄”，但这本书解释了为什么必须这么做。这些内容在很多项目中不是“核心模块”，却经常是最终系统是否可靠的关键因素。
2026-01-27 08:00:18
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转载 内存还能涨多久？
S&P Global Mobility 的分析指出，由于 DRAM 厂商正将产能向 AI 数据中心所需的 HBM 倾斜，汽车行业面临的新一轮芯片短缺风险，其潜在影响不排除接近上一轮芯片短缺周期的冲击程度。值得注意的是，虽然理论上价格上涨会刺激供给，但在HBM和通用存储盈利能力都在提升的情况下，原厂更倾向于维持这种“紧平衡”状态，从而延长高利润周期。扩产不是一句话能完成的。12 月 13 日外媒披露的戴尔内部调价清单显示，为应对存储芯片价格的上涨，戴尔将大幅上调面向企业客户的商用 PC 产品价格。
2026-01-26 08:01:07
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转载 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-26 08:01:07
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转载 ＜span class=“js_title_inner“＞内存还能涨多久？＜/span＞
S&P Global Mobility 的分析指出，由于 DRAM 厂商正将产能向 AI 数据中心所需的 HBM 倾斜，汽车行业面临的新一轮芯片短缺风险，其潜在影响不排除接近上一轮芯片短缺周期的冲击程度。值得注意的是，虽然理论上价格上涨会刺激供给，但在HBM和通用存储盈利能力都在提升的情况下，原厂更倾向于维持这种“紧平衡”状态，从而延长高利润周期。扩产不是一句话能完成的。12 月 13 日外媒披露的戴尔内部调价清单显示，为应对存储芯片价格的上涨，戴尔将大幅上调面向企业客户的商用 PC 产品价格。
2026-01-26 08:01:07
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转载 ＜span class=“js_title_inner“＞内存还能涨多久？＜/span＞
S&P Global Mobility 的分析指出，由于 DRAM 厂商正将产能向 AI 数据中心所需的 HBM 倾斜，汽车行业面临的新一轮芯片短缺风险，其潜在影响不排除接近上一轮芯片短缺周期的冲击程度。值得注意的是，虽然理论上价格上涨会刺激供给，但在HBM和通用存储盈利能力都在提升的情况下，原厂更倾向于维持这种“紧平衡”状态，从而延长高利润周期。扩产不是一句话能完成的。12 月 13 日外媒披露的戴尔内部调价清单显示，为应对存储芯片价格的上涨，戴尔将大幅上调面向企业客户的商用 PC 产品价格。
2026-01-26 08:01:07
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转载 通过vivado HLS设计一个FIR低通滤波器
FIR滤波器的设计，首先要明确其技术指标，这些指标对滤波器的性能和资源占用起着关键作用。Vivado HLS是一款强大的高层次综合工具，可将C/C++代码转换为硬件描述语言（HDL），显著提升FPGA开发效率。2.点击 "Settings > IP > Repository"，添加HLS导出的IP路径。想要了解FPGA吗？3.为项目命名，例如 "FIR_Filter"，并选择合适的存储位置。
2026-01-23 08:01:07
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转载 从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-23 08:01:07
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转载 ＜span class=“js_title_inner“＞从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析＜/span＞
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-23 08:01:07
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转载 ＜span class=“js_title_inner“＞通过vivado HLS设计一个FIR低通滤波器＜/span＞
FIR滤波器的设计，首先要明确其技术指标，这些指标对滤波器的性能和资源占用起着关键作用。Vivado HLS是一款强大的高层次综合工具，可将C/C++代码转换为硬件描述语言（HDL），显著提升FPGA开发效率。2.点击 "Settings > IP > Repository"，添加HLS导出的IP路径。想要了解FPGA吗？3.为项目命名，例如 "FIR_Filter"，并选择合适的存储位置。
2026-01-23 08:01:07
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转载 往期精选：TCP/IP讲绝了
一般来说不会发生什么问题，但是还是有特殊情况出现：假设新连接和已经关闭的老连接端口号是一样的，如果前一次连接的某些数据仍然滞留在网络中，这些延迟数据在建立新连接之后才到达主机2，由于新连接和老连接的端口号是一样的，TCP协议就认为那个延迟的数据是属于新连接的，这样就和真正的新连接的数据包发生混淆了。TCP是全双工模式，这就意味着，当主机1发出FIN报文段时，只是表示主机1已经没有数据要发送了，主机1告诉主机2，它的数据已经全部发送完毕了；出栈的过程，数据接收方每层不断地拆除首部与尾部，得到最终传输的数据。
2026-01-21 08:00:46
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