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Cadence 17.2 Pad Editor入门指南（2）                                 创建自定义焊盘及封装    Pad Editor与Allegro PCB Designer相互配合，可以做出各种类型的封装。当我们需要制作相对简单的封装时，可以用Pad Editor图形库中现成的图形制作封装，但当我们接触到一个新的元器件时，封装的焊盘就

参考文章：http://www.2cto.com/os/201607/523581.htmlhttp://blog.csdn.net/michaelcao1980/article/details/42778405随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完

DDR3布局需要注意的事情。下面我们以64位DDR3为例 ：（注意：设计要求会因为芯片公司而有差异，具体以芯片手册要求的为准。）首先是数据线，数据线分组如下：GROUP0：DQ0-DQ7,DQM0,DQS0P/DQS0N；GROUP1：DQ8-DQ15,DQM1,DQS1P/DQS1N；GROUP2：DQ16-DQ23,DQM2,DQS2P/DQS2

转自：http://www.360doc.com/content/14/0116/16/15528092_345730642.shtml    以及参考网络。首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。这部分的讲述运用DDR3的简化时序图。DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检