big_magee的博客

Posted on August 25, 2009 by dandy15Symbol所需层面：Package Geometry ? Silkscreen_top(零件外框层，此层面不可压PAD)Package Geometry ?Slodermask_top(防焊层)Package Geometry ? Dimension(标注尺寸)Package Geometry

Design revision 15.x is too old.Must run the batch dbdoctor to uprev.最近在学Allegro画板子，用的是于博士的视频，视频配套的软件是15.6版本，我电脑装的是吴川斌老师Cadence 17.2独家版本的。在使用中就发现了一问题，那就是高版本的Allegro PCB Designer打不开低版本软件生成的.brd。

Cadence 17.2 Pad Editor入门指南（2）                                 创建自定义焊盘及封装    Pad Editor与Allegro PCB Designer相互配合，可以做出各种类型的封装。当我们需要制作相对简单的封装时，可以用Pad Editor图形库中现成的图形制作封装，但当我们接触到一个新的元器件时，封装的焊盘就

Allegro PCB Design GXL查看线长1首先点击页面左上角的Generaledit按钮。 2.在Find窗口选择网络。 3.然后就可以把鼠标放在要测量的网络上，就会自动显示出网络的线长了。用来测等长线很方便。

Cadence 17.2 Pad Editor入门指南（1）Cadence 推出最新版本17.2。其中焊盘制作软件的界面较之于之前版本有了大幅度的改变。下面就开始介绍17.2版本的Pad Editor。点击开始->所有程序->Cadence 17.2->Product Utilities->PCB Editor Utilities->Padstack editor 启动软件后，就会

DDR3布局需要注意的事情。下面我们以64位DDR3为例 ：（注意：设计要求会因为芯片公司而有差异，具体以芯片手册要求的为准。）首先是数据线，数据线分组如下：GROUP0：DQ0-DQ7,DQM0,DQS0P/DQS0N；GROUP1：DQ8-DQ15,DQM1,DQS1P/DQS1N；GROUP2：DQ16-DQ23,DQM2,DQS2P/DQS2