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FPGA学习
HelloAndy_
这个作者很懒,什么都没留下…
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Verilog实现分频器
module pregate(clk,gateout); input clk; //输入标准时钟 output gateout;//输出预设闸门信号 reg gateout,gatebuf; reg [19:0] cnt;//计数器 always @(posedge clk) begin //计数值越大,闸门时间越长 if(cnt==20'd50000000) begin gatebuf<=原创 2016-07-21 13:36:03 · 9362 阅读 · 0 评论 -
verilog实现计数器
/*********在闸门时间内对clk脉冲个数进行计数*************/ module cnt(clk,gate,cntout);input clk; input gate; output [19:0] cntout ;reg [19:0] cnt,cntout; reg gatebuf;always @(posedge clk) begin gatebuf<=gate; end原创 2016-07-21 20:17:50 · 7713 阅读 · 1 评论