- 博客(1)
- 问答 (1)
- 收藏
- 关注
原创 # Verilog错误:Error (12152): Can‘t elaborate user hierarchy
Verilog错误:Error (12152): Can’t elaborate user hierarchyalways @ ( posedge clk or negedge rst_n )//错误地点原来是因为这里边的negedge rst_n的问题导致的。同时检测两个信号的状态,可能会导致发生错误,删掉一个就好了。...
2020-11-30 20:18:48 17391 6
空空如也
Xilinx Documentation Navigator没有响应
2021-07-18
TA创建的收藏夹 TA关注的收藏夹
TA关注的人