【DRAM存储器二十六】DDR4介绍-DDR4 SDRAM的主要技术特性之CA Parity、CRC Write date

highman110

已于 2024-04-11 17:19:25 修改

阅读量616

点赞数 1

分类专栏： DRAM存储器文章标签： SDRAM DDR DRAM架构硬件架构

于 2024-04-11 17:19:12 首次发布

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.csdn.net/highman110/article/details/137645809

版权

DRAM存储器专栏收录该内容

51 篇文章 ¥19.90 ¥99.00

订阅专栏

超级会员免费看

本文介绍了DDR4存储器中的Command/Address Parity和CRC Write Data技术。CA Parity用于偶校验命令/地址信号，确保传输正确性；CRC Write Data则在写操作中提供数据完整性检查，通过比较发送与接收到的CRC校验码来检测错误。错误发生时，系统将通过Alert_n信号通知控制器，并可能触发数据重传。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

👉个人主页：highman110

👉作者简介：一名硬件工程师，持续学习，不断记录，保持思考，输出干货内容

参考资料：《镁光DDR4数据手册》、《JESD79-4B》

目录

Command/Address Parity

了解本专栏

超级会员免费看

评论

被折叠的条评论为什么被折叠?

到【灌水乐园】发言

查看更多评论

添加红包

成就一亿技术人!

hope_wisdom

发出的红包

打赏作者

highman110 你的鼓励将是我最大的创作动力！

¥1 ¥2 ¥4 ¥6 ¥10 ¥20

扫码支付：¥1

获取中

扫码支付

您的余额不足，请更换扫码支付或充值

实付元

使用余额支付

点击重新获取

扫码支付

钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。