FPGA
文章平均质量分 74
hitlerisyou
这个作者很懒,什么都没留下…
展开
-
关于alt_main和main
NiosII处理器的启动可采用两种方式: 自动初始化和用户自定义初始化,nios中alt_main 和main的区别也在这里。如果NiosII处理器自动初始化,ANSI C标准定义应用程序可以通过调用main()来开始执行。在调用main()之前,应用程序假定运行环境和所有的服务系统都被初始化并准备运行。初始化可以被硬件抽象层(HAL)系统库自动执行。程序员不需要考虑系统的输出设备以及如转载 2008-10-07 22:11:00 · 1754 阅读 · 0 评论 -
verilog HDL 的阻塞和非阻塞语句分析
在FPGA设计中完全透视verilog HDL 的阻塞和非阻塞语句,是个人在verilog HDL运用中的一些心得体会。 阻塞和非阻塞语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,即使是一个颇富经验的设计工程师,也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连,但是又有着本质的差别。理解不清或运用不当,都往往会导致设计工程达不到预转载 2008-07-14 14:19:00 · 1017 阅读 · 0 评论 -
Verilog 非阻塞赋值的仿真/综合问题
源文件作者:Clifford E. Cummings (Sunburst Design, Inc.) 原标题:Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill! ATTN:所有括号内“外注”为理解方便或有疑问的地方,原文里并没有。所有翻译都是为遵循“共同进步”的理想但并没有去努力得到原作者的任何转载 2008-07-14 14:21:00 · 5548 阅读 · 0 评论 -
Verilog HDL中数据类型的选择
•信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号,其它的信号为内部信号。 •对于端口信号,输入端口只能是net类型。输出端口可以是net类型,也可以是register类型。若输出端口在过程块中赋值则为register类型;若在过程块外赋值(包括实例化语句),则为net类型。 •内部信号类型与输出端口相同,可以是net或register类型。判断方法也与输出端口相原创 2008-07-13 17:54:00 · 1275 阅读 · 0 评论 -
关于FIFO的深度问题
We have a FIFO which clocks data in at 100MHZ and clocks data out at 80MHz. On the input there is only 80 data in any order during each 100 ciocks. In other words, a 100 input clock will carry only 80转载 2009-02-11 10:39:00 · 5482 阅读 · 5 评论