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原创 用Verilog编写的4位数值比较器,输出端波形不对,请高手指教一二,多谢!!!
**************************************** compare4.v****************************************module compare4(A,B,Fb,Fe,Fl); input [3:0]A,B; output Fb,Fe,Fl; reg Fb,Fe,Fl; initi
2009-04-28 19:29:00 7128 1
空空如也
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