用Verilog编写的4位数值比较器，输出端波形不对，请高手指教一二，多谢！！！

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             compare4.v
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module compare4(A,B,Fb,Fe,Fl);
    input [3:0]A,B;
    output Fb,Fe,Fl;
    reg Fb,Fe,Fl;
    initial Fb=0;
    initial Fe=0;
    initial Fl=0;
    always @(A or B)
    begin
        if(A[1:0]>B[1:0])
         Fb=1;
        if(A[1:0]==B[1:0])
         Fe=1;
        if(A[1:0]<B[1:0])
         Fl=1;
    else Fb=0 ;Fe=0; Fl=0;
    end
endmodule

 

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compare4_test
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module compare4_test;
    reg [3:0]A,B;
    wire Fb,Fe,Fl;
    compare4 sti(.A(A),.B(B),.Fb(Fb),.Fe(Fe),.Fl(Fl));
   
      initial
        begin
        #0A_out=4'd0;B_out=4'd1;
        #10 A_out=4'd2;B_out=4'd2;
        #10 A_out=4'd5;B_out=4'd1;
        #10 A_out=4'd15;B_out=4'd10;
        #10 A_out=4'd10;B_out=4'd3;
        #A_out=4'd6;B_out=4'd6;
        #10 A_out=4'd8;B_out=4'd14;
        #10 A_out=4'd12;B_out=4'd12;
        # 20 $finish;
    end
 
endmodule

 

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对模块进行仿真时，总是输出端口波形不正确。在compare4.v中不知道怎样将输出端的值进行改变。

请指教！！！！！谢谢！！！！