Hongke_Tech的博客

相机模拟器CamSim™是一个灵活的高性能相机模拟器，可为图像采集卡生成Cameral Link或CoaXPress视频流和测试图案。该系统支持所有Camera Link™规范v2.0配置、CoaXPress标准规范1.1版和任何所需的用户接口。该相机模拟器可以实现在一个低成本的安静的实验室环境中进行大部分机器视觉的项目开发。因此，CamSim可以极大地提高生产力，降低了开发视觉和成像系统的总体费用。同时CamSim数据流重复能力确保算法得到验证，并在相关的输入下按预期工作。此外，一旦检测到一个

本案例介绍了如何使用Silexica的SLX FPGA优化人脸检测数据中心的OpenCL AI内核。引言FPGA正越来越多地被用作数据中心的协处理器。这一转变背后的驱动力是利用FPGA的并行特性的AI应用。Xilinx Alveo系列加速器卡使用PCI Express接口连接到x86处理器，在这个领域非常流行。对于这些加速器卡的编程，你可以使用自上而下的方法，从顶级的C/C++和OpenCL应用程序开始，然后向低级别的内核工作，或者使用自下而上的方法，将内核块编译成Xilinx对象（.xo..

应用广泛的FPGA芯片板卡支持各种接口、协议，提供超高速并行化数据处理能力，作为加速数据处理的重要组件，FPGA已经开始了它在数据中心领域的广泛使用。除了像边缘数据采集传输、处理之外，FPGA也逐渐开始进入其他类型和规模的数据中心，并在大数据处理、AI、网络功能加速等领域扮演者重要的角色。基于FPGA的应用系统集成在这些基于大数据浪潮的全新应用中，FPGA厂商也在不断的探索和尝试新的FPGA推广方法。他们的最终目的非常简单，就是让更多的用户使用自己的FPGA产品。但在这个过程中，我们可.

HLS高级综合能够实现软体代码的硬件加速，主要是因为其对代码中的循环体（for，while）等进行了并行性优化，采用流水，展开，合并，嵌套，数据流等方法，将软体中需要一步步执行的循环体，在硬件电路中实现并行化处理，从而大幅提高计算速度，正好应对当下这种高计算量的需求。这里讲解一下循环体优化的一些方法，以及一些特殊循环体的优化（嵌套for循环，变量边界循环体）。参数指标Loop Trip Count：循环总次数 Loop Iteration Latency：每次循环占用时钟周期 Loop It

APM，AXI Performance Monitor，AXI性能监视器。AXI是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，更加容易进行时序收敛。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。1 背景赛灵思zynq系列，SoC's和UltraScale+ MPSoC’s等，其独特的创新之处在于将传统的FPGA可编程逻辑（.

高级综合——High-Level Synthesis，跨越软硬件编码的隔阂，能将C语言转换成硬件编码语言，将软件编码的功能性与硬件编码的高速性结合起来，借助一些不断改进中的HLS工具（FPGA三巨头争破头），已然构成了一个时新的行业。虽然大多数HLS工具能够自动将一些循环体或者接口进行优化，但其软体转换而来的结构始终难以达到资深硬件工程师的标准，故而目前HLS还是需要人工操作，针对软体源代码进行更细节的优化，并且已经有HLS工程师这一职业。行业背景01 FPGA设计挑战随着FPGA密度随着工..

智能车智能车是很多高校大学课程的热门课题，既能增强电路设计和硬件基础，还能锻炼编码能力，从电机驱动到外部信号采集传输，各处理模块之间的交互，指令控制或者通过蓝牙/Wi-Fi实现远程控制，这类智能车工程可大可小，涉及信号处理、图像/视频处理、自动控制等多学科领域。FPGA在进行智能车设计时，除了一些比较复杂的项目会用到单片机作为核心处理器，更多情况下只需要一块fpga板卡足矣，市面上fpga板卡基本都支持多种协议的传输接口，能够兼容各种外部数据采集或者通信模块，很适合做功能拓展。但是，大家..

【往期回顾】带你深入了解FPGA开发设计之设计输入&综合详解FPGA开发设计之布局布线&约束仿真 Simulation在经过前面从设计输入到综合再到布局布线过程的介绍后，我们来集中探讨一下，在这些过程中涉及到的相应的仿真。仿真，字面上讲就是模拟真实状况。我们FPGA设计里面的仿真，就是模拟真实电路的状况，查看电路是不是我们需要的电路。如果我们把FPGA开发形成电路当作一个产品的生产过程，那么在FPGA开发流程中含有的三种仿真（RTL级仿真、静态仿真和时序仿真）就好比.

布局布线 Place&Route1 布局我们前面做的那些设计流程得到的LUT门级网表就好比一个购物清单，即LUT门级网表。网表里提供的仅仅是从逻辑关系上一些LUT结构的连接。我们需要将这些LUT结构配置到FPGA具体的哪个位置。需要说明的是，FPGA里任何硬件结构都是按照横纵坐标进行标定的，图中选中的是一个SLICE，SLICE里面存放着表和其他结构，它的位置在X50Y112上。不同的资源的坐标不一样，但是坐标的零点是公用的。在FPGA里布局需要考虑的问题是，如何将这些已有的逻.

FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照下图进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程，这样来达到项目时间上的优势。但是，大部分的流程步骤还是需要我们循规蹈矩的去做，因为这些步骤的输入是上一个步骤的结果，输出是下一个步骤的输入的关系，这样的步骤就必不可少了。开发流程FPGA开发的具体难度，与软件开发有输入、编译、链接、执行步骤对应的就是设计输入、综合、布局布线、下载烧写，FPGA开发只是为了..

本文介绍有关使用VARON的设计流程和基础示例的介绍。设计流程图1显示了VARON的设计流程。 第一步，将VARON IP导入用户的目标设计。 VARON IP用RTL（Verilog HDL）编写。 这允许用户将VARON IP导入到Verilog HDL或VHDL编写的用户设计和环境中。第二步是选择要观察的AXI信号，然后完成VARON IP配置并注入用户设计。VARON IP实施完成后，运行仿真，将选择的信号数据提取到文件中并进行仿真。最后，启动VARON监控器并加载总线性能数据，然后

今天我可以向你介绍Verification Technology，简称Vtech。如果你搜索它，可能会找到一家销售婴儿监视器和儿童玩具的公司。这不是那个公司。因此，请确保您具有正确的网址，是以https://vtech-usa.com/或https://vtech-inc.co.jp/开头的大多数的EDA公司都是通过以下三种方式之一建立起来的。目前最常见的第一种方式是被三大公司之一收购现有的EDA公司，创始人随后离开并以新想法创立了一家新公司。第二种今天已经不那么普遍，是要使一部分的大学研究变成商品。第

FPGA BUG自动分析工具——VSTARVSTAR是一款FPGA bug自动分析工具。对于使用Xilinx FPGA的系统，通过嵌入VSTAR IP来检测信号序列是否正常。VSTAR软件可以显示VSTAR IP在监控信号序列中检测到的错误，并将正常序列和错误序列输出到VCD(值变化转储)文件中检查波形。可同时选择多信号监控并在长时间运行的情况下对它们进行探测。一、帮助FPGA设计更便捷的调试随着FPGA的兴起，由于各种IP以及子系统的集成，其设计也变得越来越复杂，debug调试已...