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原创 Design Compiler常用命令之时钟约束
Design Compiler常用命令之时钟约束create_clock:该命令是为你的design产生一个虚拟时钟,作为你设计时序的计算起点。基本上此时你的design中寄存器到寄存器之间的时序约束就有了。 使用方法:create_clock -period 10 [get_ports clk];#在端口上加上一个周期为10ns的虚拟时钟
2016-06-08 21:20:23 3059
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