Design Compiler常用命令之时钟约束

Design Compiler常用命令之时钟约束

• create_clock:该命令是为你的design产生一个虚拟时钟，作为你设计时序的计算起点。基本上此时你的design中寄存器到寄存器之间的时序约束就有了。

        使用方法：create_clock  -period  10  [get_ports  clk]；#在端口上加上一个周期为10ns的虚拟时钟

• set_clock_uncertainty：该命令是模拟时钟clk的skew和jitter。

        使用方法：set_clock_uncertainty   -setup  0.5        [get_clocks clk]

• set_clock_transition：该命令是模拟时钟跳变的斜坡的，是指从时钟高电平的10%到达时钟高电平的90%所需要的时间。
  

        使用方法：set_clock_transition    -max   0.5        [get_clocks clk]

• set_clock_lat