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RSS订阅原创 2021-06-27
一、实验目的Quartus || 原理仿真二、实验内容Verilog HDL 高级数字设计（第二版）P202例6.40三、实验代码module count_ones_c#(parameter data_width = 4,count_width = 3)(output reg[count_width-1:0] bit_count,input[data_width-1:0] data,input clk,reset);reg[count_width-1:0] count,in
2021-06-27 20:55:15
91
原创 2021-06-27
一、实验目的Quartus || 原理仿真二、实验内容Verilog HDL （第二版）数字系统设计及仿真 十一章 实验1三、实验代码门及语法module decoder3x8_1(Yn,S1,S2n,S3n,A);input S1,S2n,S3n;input [2:0] A;output [7:0] Yn;wire S2,S3;wire AOn,Aln,A2n;not (S2,S2n);not(S3,S3n);and(S,S1,S2,S3);not(A0n,A[0]);no
2021-06-27 20:49:48
74
原创 2021-06-27
一、实验目的Quartus || 原理仿真二、实验内容数字逻辑基础与Verilog设计比较器的结构性Verilog实验P96 图3.46三、实验代码module comparator(X,Y,V,N,Z);input [3:0]X,Y;output V,N,Z;wire [3:0]S;wire [4:1]C;fulladd stage0 (1’b1,X[0],~Y[0],S[0],C[1]);fulladd stage1 (C[1],X[1],~Y[1],S[1],C[2]);fu
2021-06-27 20:39:35
106
原创 2021-06-11
一、实验目的Quartus || 原理仿真二、实验内容移位除法器模型三、实验代码module div2(clk, reset, start, A, B, D, R, ok, err);parameter n = 32;parameter m = 16;input clk, reset, start;input [n-1:0] A, B;output [n+m-1:0] D;output [n-1:0] R;output ok, err;wire invalid, carry, lo
2021-06-11 14:50:12
69
原创 2021-06-11
一、实验目的Quartus || 原理仿真二、实验内容独热码状态机三、实验代码module ex8_1(clock,reset,x,y1,y2) ;input clock,reset;input x;output y1,y2;reg y1,y2;reg [3:0] cstate,nstate;parameter s0=4’b0001,s1=4’b0010,s2=4’b0100,s3=4’b1000;always @ (posedge clock or posedg
2021-06-11 14:47:55
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1
原创 2021-06-11
一、实验目的Quartus || 原理仿真二、实验内容独热码状态机三、实验代码module my_rs (reset,set,q,qbar);input reset,set;output q,qbar;nor # (1) n1 (q,reset,qbar);nor # (1) n2 (qbar,set,q);endmodule四、实验工具电脑、Quartus||、Modelism五、实验截图六、实验视频链接https://v.qq.com/x/page/o3252973e
2021-06-11 14:45:33
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1
原创 2021-06-04
一、实验目的Quartus || 原理仿真二、实验内容时序逻辑的测试模块三、实验代码module p2s(data_in,clock,reset,load, data_out,done);input [3:0] data_in;input clock, reset ,load;output data_out;output done;reg done;reg [3:0]temp;reg [3:0]cnt;always @(posedge clock or posedge reset
2021-06-04 12:52:12
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原创 2021-06-04
一、实验目的Quartus || 原理仿真二、实验内容Verilog HDL 测试模块三、实验代码module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begindout=8’b1111_1111;ex=1’b1;endelsebegincase(din)
2021-06-04 12:48:36
77
原创 2021-05-28
一、实验目的Quartus || 原理仿真二、实验内容Modelsim的工程仿真流程三、实验代码module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_o
2021-05-28 17:30:46
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原创 2021-05-28
Eternity 17:07:15一、实验目的Quartus || 原理仿真二、实验内容Modelsim的工程仿真流程三、实验代码module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule
2021-05-28 17:28:28
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原创 2021-05-28
一、实验目的Quartus || 原理仿真二、实验内容主从D触发器的门级建模三、实验代码module MSDEF(Q , Qbar , D, C );output Q , Qbar ;input D , C ;notnot1(NotD , D),not2 (NotC , C),not3(NotY , Y);nandnand1 (D1 , D , C),nand2 (D2 , C , NotD),nand3 (Y , D1 , Ybar0),nand4 (Ybar , Y, D
2021-05-28 17:24:02
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原创 2021-05-28
一、实验目的Quartus || 原理仿真二、实验内容Modelsim的工程仿真流程三、实验代码module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_o
2021-05-28 17:21:40
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原创 2021-05-23
一、实验目的Quartus || 原理仿真 课本P195代码实验图二、实验内容按照实验代码进行仿真操作三、实验代码module shiftrne(R,L,E,w,Clock,Q);parameter n=8;input [n-1:0]R;input L,E,w,Clock;output reg [n-1:0]Q;integer k;always @(posedge Clock)if(L)Q<=R;else if (E)beginfor(k=n-1;k>0;k=k-
2021-05-23 15:38:32
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原创 quartus||仿真图
一、实验目的Quartus || 原理图仿真与代码仿真过程二、实验内容按照视频教程与课本内容进行安装quartus||与代码仿真三、实验原理四、实验工具电脑、quartus||软件五、实验截图六、实验视频 QQ录屏20210314215336 七、实验代码module examplel (x1,x2,s,f);input x1,x2,s;output f;no
2021-03-14 22:11:09
632
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