2021-06-27

一、实验目的
Quartus || 原理仿真
二、实验内容
Verilog HDL （第二版）数字系统设计及仿真 十一章 实验1
三、实验代码
门及语法
module decoder3x8_1(Yn,S1,S2n,S3n,A);
input S1,S2n,S3n;
input [2:0] A;
output [7:0] Yn;
wire S2,S3;
wire AOn,Aln,A2n;
not (S2,S2n);
not(S3,S3n);
and(S,S1,S2,S3);
not(A0n,A[0]);
not(A1n, A[1]);
not(A2n,A[2]);
nand(Yn[0],A0n,Aln, A2n, S);
nand(Yn[1],A[0],Aln,A2n,S);
nand (Yn[2],A0n,A[1],A2n,S);
nand (Yn[3],A[0],A[1],A2n,S);
nand(Yn[4],Aon,Aln,A[2],S);
nand(Yn[5],A[0],Aln,A[2],S);
nand(Yn[6],AOn,A[1],A[2],S);
nand(Yn[7],A[0],A[1],A[2],S);
endmodule
数据流级语句进行设计数据流模块的代码如下
module decoder3x8_2 (Yn,S1,S2n,S3n,A);
input S1,S2n,S3n;
input [2:0] A;
output [7:0] Yn;
wire S2,S3;
wire AOn,Aln,A2n;
assign S2=~S2n;
assign S3=~S3n;
assign S=S1&S2&S3;
assign A0n=~A[0];
assign Aln=~A[1];
assign A2n=~A[2];
assign Yn[0]=~(A0n & Aln & A2n & S);
assign Yn[1]=~(A[0]& Aln & A2n & S);
assign Yn[2]=~(A0n & A[1]& A2n & S);
assign Yn[3]=~(A[0]& A[1]& A2n & S);
assign Yn[4]=~(AOn & Aln & A[2]& S);
assign Yn[5]=~(A[0]& Aln & A[2]& S);
assign Yn[6]=~(AOn & A[1]& A[2]& S);
assign Yn[7]=~(A[0]& A[1]& A[2]& S);
endmodule
四、实验工具
电脑、Quartus||、Modelism
五、实验截图

六、实验视频链接
https://v.qq.com/x/page/i325681rgrg.html
七、软件下载网站：
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