iverilog 提示 Unknown module type 解决办法

iverilog 提示 Unknown module type 的解决办法就是：include被实例化的文件名。

例如设计模块是pred_core.v，仿真模块是pred_core_test.v，仿真模块实例化了pred_core模块，但是还是会报错：

PS C:\Users\vid\Documents\Working\Verilog> iverilog pred_core_test.v
pred_core_test.v:16: error: Unknown module type: pred_core
2 error(s) during elaboration.
*** These modules were missing:
        pred_core referenced 1 times.
***

如果是在VS Code中使用iverilog作为语法提示的话，会有这个红色提示：

解决办法就是仿真文件中，模块定义前加入include

`include "pred_core.v"

参考：

iverilog linting · Issue #51 · mshr-h/vscode-verilog-hdl-support

在上面这个链接的讨论中好像还提示了别的办法，没研究。他也说加include对大型工程可能有点麻烦。