FPGA
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奔奔gogo
一个能力有限,野心不小的小人物
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verilog中两个模块使用同一信号线时,怎样使得信号线在特定情况下连接到相应的模块?
问题描述: 假设当前有两个verilog 模块M1和M2,分别完成不同的工作,但是二者使用了相同的硬件信号线,比如相同的输入data_in ,输出信号线 data_out。在硬件连接层面的确只有两根信号线,data_in 和data_out ,但是在特定情况下,比如需要使用M1模块时,那么应当将信号线的输入输出连接到M1的响应信号上,怎样和M2区别开呢? 首先,在一个工程中何时运行M1,何时运行原创 2017-10-19 23:12:37 · 12815 阅读 · 1 评论 -
三段式状态机的写法总结
此前在写状态机时总是在构思好转移图后直接一气呵成,写成了if else 的形式,很乱也不好维护,在此次用到了三段式状态机的方式,感觉就是简洁明快,而且好调试。 以下是三段式状态机的格式,不会有很大出入: 三段式状态机顾名思义,分为三部分,一阻塞赋值,二非阻塞赋值 reg [ n-1:0]current_state;// n的值根据自己的需要确定 reg [ n-1:0]next_stat原创 2017-10-19 23:23:46 · 10549 阅读 · 5 评论 -
如何写一个软件复位信号?
问题描述:现在需要这样一个信号,需要在硬件复位后得到一段低电平,用于作为程序的开始信号,之后始终保持为高电平需要写一个计时器 reg [6:0] cnt; reg soft_rst; always@(posedge clk or negedge rst) begin if(!rst) cnt<=7’d0; else if(cnt<7’d原创 2017-10-19 23:57:28 · 796 阅读 · 0 评论 -
Place:1136-This design contains a global buffer instance
在使用chipscope进行FPGA工程仿真时,出现上图报错。原因是在cdc文件中加入了一个信号CLK_BEI,而选择的trigger信号为clk1(是由CLK_BEI分频而来),所以报错。解决办法,去掉CLK_BEI信号即可。原创 2017-10-10 22:54:41 · 4457 阅读 · 2 评论 -
FPGA工程建立和自带仿真ISim仿真教程
FPGA工程建立和自带仿真ISim仿真教程目前是使用spartan6的开发板结合chipscope进行代码编写和仿真,结果在一个小模块的仿真时需要用到ISim进行功能仿真,竟然发现已经不太会写testbench了,尴尬。。。决定摸索一番,顺便写下这篇文章。 用一个小例子结合起来介绍: 功能描述:设计一个可以自行设定初始值的计数器cnt(一般从0开始计数),不需要硬件复位,采用模块内部软件信原创 2017-10-11 15:37:28 · 4340 阅读 · 0 评论