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原创 冒泡排序java实现
冒泡排序,很形象的名字,描述了对一个数组进行排序的工作实质。从数组下标最小的一端开始遍历,使其与相邻的下标大的位置数据进行比较大小,将数据大的数据放在右侧,然后继续此过程,第一次循环结束将得到数组中最大值,放在数组标号最大的位置。遍历此过程,分别得到数组中次大的数据。空间复杂度为O(1),时间复杂度为O(N^2)public class BubbleSort { public static ...
2019-04-10 21:08:56
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翻译 第一章 计算机系统漫游
文中以hello.c文件为例介绍一段代码是如何在计算机中被运行并输出结果的。代码hello.c是程序员在编辑器中编辑出来的文本文件,只是后缀为.c而已。这个文本文件计算机怎么记录呢?本质是用“位”序列来记录的。在计算中“位”(比特)的概念是最小的单位,其值分为0和1。8位,构成一个字节,取值范围为0~255,每一个8比特序列对应一个0-255的数字,这就构成了ASCII码,这是一种由美国定义的代...
2019-03-26 11:46:55
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原创 读书有什么意义?胡乱写与20190108的心情
今天没怎么读书。我已经研三了,上学很多年了,老实说学的东西不少。最早的时候父亲教我学拼音,学数数,学音乐,已经开始用读书人的姿态去看世界,世界很美好,什么我都不懂,什么我都感兴趣。初中我学9门功课,我依旧驾轻就熟,数理化生、英语、语文、政治、历史、地理,我觉得都很有意思。那时候没有手机,我也不去网吧,没意思,不爱玩。从不补课,从不熬夜,不用刻意就能考得很好,那或许是学习最好的状态吧。也是最应该的...
2019-01-08 23:19:59
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原创 word扫盲,解决文字中加入图片问题
在word中,例如简历,需要工整的格式,在某一行加入图片后往往使格式乱掉,解决办法和遇到的问题: 1.直接插入图片,如果只显示图片的一小部分,那是因为行间距的问题,将间距调整为单倍行距即可解决问题。加入图片后调整大小合适,右键图片选择“文字环绕”,进而选择“衬与文字下方”,这样就将图片和文字格式分离开了,不会导致文字乱掉; 2.在加入图片后还想调整图片,怎么重新选中图片呢?选择右上角工具栏中的...
2018-06-29 00:43:15
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原创 java实现数据结构图g(graph)的创建
java实现数据结构图g(graph)的创建,以以下图片中图为例(来自于大话数据结构): 顶点数是5,定义无穷大为MAX用以较大整数代替;创建图的代码和思路如下所示:package graph;//自己代码定义的包名import java.util.Scanner;//代码中使用了Scanner类class Graph{ //定义一下的属性变量 private...
2018-04-18 22:11:04
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原创 mysql必知必会,使用命令行创建数据源,执行create.sql脚本文件,用populate.sql文件填充各个新表
**使用命令行实用程序创建数据源**当前在学习Ben Forta的MySQL必知必会,下载了提供的数据,需要新建一个数据源,使用命令行实现如下: 1.打开CMD; 2.mysql -h 127.20.xx.x -u root -p 对应的含义: mysql是登录数据库的命令,-h 后面跟服务器的IP,由于本示例MySql服务器安装在本地,因此IP地址为本机IP地址,这一数值取决于个
2018-02-12 23:51:37
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原创 cadence软件打开报错“计算机中丢失cdsCommon.dll”的解决办法
可能的原因是使用360等软件杀毒时,错误的将cdsCommon.dll删除。解决办法是将cdsCommon.dll添加到自己安装cadence的路径下即可,具体路径如下所示: X:\Cadence\SPB_16.6\tools\bin 其中 X 是指在你的电脑中cadence安装的盘符,例如“C”盘
2018-01-18 12:03:03
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原创 如何写一个软件复位信号?
问题描述:现在需要这样一个信号,需要在硬件复位后得到一段低电平,用于作为程序的开始信号,之后始终保持为高电平需要写一个计时器 reg [6:0] cnt; reg soft_rst; always@(posedge clk or negedge rst) begin if(!rst) cnt<=7’d0; else if(cnt<7’d
2017-10-19 23:57:28
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原创 三段式状态机的写法总结
此前在写状态机时总是在构思好转移图后直接一气呵成,写成了if else 的形式,很乱也不好维护,在此次用到了三段式状态机的方式,感觉就是简洁明快,而且好调试。 以下是三段式状态机的格式,不会有很大出入: 三段式状态机顾名思义,分为三部分,一阻塞赋值,二非阻塞赋值 reg [ n-1:0]current_state;// n的值根据自己的需要确定 reg [ n-1:0]next_stat
2017-10-19 23:23:46
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原创 verilog中两个模块使用同一信号线时,怎样使得信号线在特定情况下连接到相应的模块?
问题描述: 假设当前有两个verilog 模块M1和M2,分别完成不同的工作,但是二者使用了相同的硬件信号线,比如相同的输入data_in ,输出信号线 data_out。在硬件连接层面的确只有两根信号线,data_in 和data_out ,但是在特定情况下,比如需要使用M1模块时,那么应当将信号线的输入输出连接到M1的响应信号上,怎样和M2区别开呢? 首先,在一个工程中何时运行M1,何时运行
2017-10-19 23:12:37
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原创 工作总结
当前基于xilinx spartan6 FPGA写一个海德汉编码器的通信协议,之前没有写过类似的verilog工程,处于摸索前进的状态,在此过程中也是将以前在书本学习到的课程从新复习了一遍,也是有了一些新的理解。再次证明基础的重要性。同时,坚韧,忍耐,执着,充斥整个过程,也反映出一些问题,拖沓,回避困难(或许在写程序时候这并不是错,寻找新的途径,开辟新思路,但是实践证明,首先你不应该回避遇到的问题,
2017-10-14 00:06:46
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原创 FPGA工程建立和自带仿真ISim仿真教程
FPGA工程建立和自带仿真ISim仿真教程目前是使用spartan6的开发板结合chipscope进行代码编写和仿真,结果在一个小模块的仿真时需要用到ISim进行功能仿真,竟然发现已经不太会写testbench了,尴尬。。。决定摸索一番,顺便写下这篇文章。 用一个小例子结合起来介绍: 功能描述:设计一个可以自行设定初始值的计数器cnt(一般从0开始计数),不需要硬件复位,采用模块内部软件信
2017-10-11 15:37:28
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原创 Place:1136-This design contains a global buffer instance
在使用chipscope进行FPGA工程仿真时,出现上图报错。原因是在cdc文件中加入了一个信号CLK_BEI,而选择的trigger信号为clk1(是由CLK_BEI分频而来),所以报错。解决办法,去掉CLK_BEI信号即可。
2017-10-10 22:54:41
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原创 起点 养成好的习惯
这是我写的第一篇博客,希望可以见证我的成长! 回想本科毕业选择继续读研是因为真的觉得自己没有核心竞争力,没法做到不可替代,很不安。现在感觉还是进步不大,究其原因还是把研究生读成了大五,没有去实验室的习惯,拖沓,懒散。。。唯一改的好像就是骄傲,因为牛人很多,还好有了自知之明。今天被一向温和的老师训了,真是作啊! 希望以后能多读书,静下心! 写于被一个12V转5V电源电路
2016-12-02 23:50:49
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空空如也
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