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原创 verilog中的关键字disable用法
disable语句可以退出任何循环,能够终止任何begin..end块的执行,用于仿真验证中。例如begin:onefor(i=1;ibegin:twoif(a==0)disable one; //从one这个begin..end 中跳出,终止了forif(a==1)disable two;//从two这个begin..end块中跳出,从本次循环中跳出e
2017-12-22 17:07:57 11464
原创 Verilog开发中“=”和“<=”的区别
非阻塞(Non_Blocking)赋值方式( 如 b 块结束后才完成赋值操作,值并不是立刻就改变的, 这是一种比较常用的赋值方法。(特别在编写可综合模块时)。阻塞(Blocking)赋值方式( 如 b = a; ), 赋值语句执行完后,块才结束,值在赋值语句执行完后立刻就改变的, 可能会产生意想不到的结果。一般情况下组合逻辑使用=赋值,时序逻辑使用举个例子:初
2017-12-22 16:02:08 19891 3
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