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Xilinx - FPGA 学习(一)软件安装及入门
xilinx ise 12.4 的下载地址是http://www.ithov.com/uploads/soft/soft/%D0%D0%D2%B5%C8%ED%BC%FE/%BB%FA%D0%B5%B5%E7%D7%D3/TLF-SOFT-Xilinx.ISE.Design.Suite.v12.4[ithov.com].iso?e3qjp9dr2knkclhi005tflag=1349原创 2012-10-13 14:48:15 · 1152 阅读 · 0 评论 -
ZedBaord-学习1:Zynq入门PL之LED
http://blog.csdn.net/xzyiverson/article/details/11701595转载 2014-09-15 17:47:14 · 1311 阅读 · 0 评论 -
FPGA - DE0开发板 nCEO Pin 分配错误的解决办法
Error: Can't place pins assigned to pin locationError: Can't place pins assigned to pin location导入开发板的引脚分配的csv文件:选择Assignments->Import Assignments编译出错Error: Can't p原创 2013-09-23 22:57:30 · 2174 阅读 · 0 评论 -
FPGA - DE0上手准备工作
实验室里面有个DE0的Altera的FPGA开发板,DE0 FPGA教育开发板是一套轻薄型的开发板,必要的开发工具、参考设计和相关配件均一应俱全,相当简单、容易上手,非常适合初学者用来学习FPGA逻辑设计与计算机架构。DE0搭载了Altera Cyclone III 系列中的EP3C16 FPGA,可提供15,408 LEs(逻辑单元)以及346 I/O,此外,DE0开发版还搭配了原创 2013-09-12 11:44:54 · 2146 阅读 · 2 评论 -
PLD - Verilog 设计经验帖
http://blog.csdn.net/enjoymylinux/article/details/5452920模块是设计的基本单元,在Verilog中包括行为建模(用于综合和仿真)和结构建模(用于综合) 在Verilog中,begin和end充当了C语言中大括号的角色,在这两个关键词之间是程序的内容部分; 模块基本结构:module modul转载 2013-03-26 17:11:02 · 1180 阅读 · 0 评论 -
PLD -Verilog语言中wire与reg的区别
http://bbs.sciencenet.cn/thread-1139022-1-1.htmlreg相当于存储单元,wire相当于物理连线。reg表示一定要有触发,没有输入的时候可以保持原来的值,但不直接实际的硬件电路对应。wire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接)。 两者的区别是:寄存器型数据保持最后一转载 2013-03-26 13:37:18 · 769 阅读 · 0 评论 -
PLD - Verilog 阻塞和非阻塞
http://blog.csdn.net/ywhfdl/article/details/7495615 而用非阻塞赋值方式描述的移位寄存器,无论将其“always”过程块中四条赋值语句的顺序怎么变动,均不会影响其综合几个,其结果与第一个例子的结果相 同。对于时许逻辑描述和建模,应尽量使用非阻塞赋值方式。此外,若在同一个“always”过程块中描述时许和组合逻辑混合电路时,也最好使用非阻转载 2013-03-26 15:19:57 · 922 阅读 · 0 评论 -
PLD - Verilog 基础
http://zh.wikipedia.org/wiki/Verilog#.E6.95.B0.E7.BB.84发展历史Verilogs是由Gateway设计自动化公司的工程师于1983年末创立的。当时Gateway设计自动化公司还叫做自动集成设计系统(Automated Integrated Design Systems),1985年公司将名字改成了前者。该公司的菲转载 2013-03-26 19:05:07 · 2852 阅读 · 0 评论 -
PLD- FPGA与CPLD的区别
http://home.eeworld.com.cn/my/space.php?uid=170289&do=blog&id=31215FPGA与CPLD的区别 多篇整合系统的比较,与大家共享:尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:①CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑转载 2013-01-22 17:23:49 · 2035 阅读 · 0 评论 -
PLD - VHDL和Verilog HDL语言对比
http://www.elecfans.com/news/fpga/20100209163841.htmlVHDL和Verilog HDL语言对比Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准,Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早转载 2013-01-22 17:22:35 · 1672 阅读 · 0 评论 -
FPGA-开发注意事项
(1)代码开发文本编辑器写d原创 2014-09-16 17:44:07 · 703 阅读 · 0 评论