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原创 Following verilog source has syntax error :
VCS仿真是出现BUG,显示 Following verilog source has syntax error :"../dv/tc/test_lib.sv", 12,但是我的文件里面没有12行,求大神指导一下,这是哪里出了问题?
2022-08-21 13:40:39 1729 3
空空如也
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VCS仿真是出现BUG,显示 Following verilog source has syntax error :"../dv/tc/test_lib.sv", 12,但是我的文件里面没有12行,求大神指导一下,这是哪里出了问题?
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