IC验证菜虚困-CSDN博客

原创 Vidado报错：ERROR: [DRC REQP-1941] 可能的原因

具体报错信息如下：ERROR: [DRC REQP-1941] ibuf_should_be_ibuf_analog: IBUF cell clk_in_IBUF_inst drives a SYSMON VAUXP/VAUXN pin. This connection requires that the IBUF_ANALOG Unisim be used instead.后面发现gpio[0]的管脚也没有约束上，想到应该是上面这句的问题。我在工程中用到了赛灵思的mmcm IP，做一个分频。

2024-03-13 15:13:26 390

原创 This FSDB file has higher version(5.7) than the current FSDB Reader(5.4)

问题描述：用Verdi打开fsdb文件时加载不了，并且给出warning：This FSDB file has higher version(5.7) than the current FSDB Reader(5.4), so that it does not know how to read it.解决办法：把当前文件夹下的novas.rc和novas.conf，还有verdiLog文件夹删除了就可以了，因为这两个novas文件当中有verdi的配置信息，可能会造成版本不一致的问题。

2023-10-20 10:22:19 1564 1

原创 gvim替换中的一些操作与批量操作文件的shell命令

需要注意的是，这里的在查找old字符串的时候默认的是macth case（即部分匹配）而不是match whole world only（即全词匹配），举例说明，如果你的原文中有“older”，会被替换为“newer”该文件夹是由多个文件夹整合而来，所以我在原文件夹中用find命令将要删除的文件名重定向到一个txt文件中，然后通过上面的替换操作修改路径之后，使用下面的shell命令，将文件名读出来，然后删除。还有一种更推荐的办法：将底行命令中的"/"替换为":"do是循环开始，done是循环结束。

2023-10-18 10:38:51 627

原创 shell排序（C++）

希尔排序的本质是对插入排序的优化，如果对插入排序记不太清了，可以去看下我的这篇文章，链接如下：https://blog.csdn.net/ICer_WangV/article/details/122527449?spm=1001.2014.3001.5502

2022-01-17 15:29:48 1212

原创插入排序（C++）

插入排序算法（以从小到大排序为例），是拿到一组数据后，首先将第一个数据视为只有一个元素的数组，然后将后面的数据逐个插入这个数组当中，每次插入的元素如果比数组中最后一个元素大，则将插入的元素放在数组最后，否则从数组中的最后一个元素开始往前比较，直到比数组中的元素大，然后放在这个元素的后面。

2022-01-16 20:25:50 2158 3

原创 HDLbits_1 Verilog language（basics）

这一块的题，主要是；练习连线型变量wire的使用和assign赋值语句需要注意的是：与物理连接不同，Verilog中的连接(和其他信号)是定向的。这意味着信息只在一个方向流动，从(通常是一个)源到响应(源也经常被称为激励，它将一个值驱动到导线上)。在Verilog的“连续赋值”(assign left_side = right_side;)中，右边的信号的值被驱动到左边的导线上。赋值是“连续的”，因为赋值过程一直在进行，即使右边的值发生了变化。一个连续的任务不是一次性的。模块上的端口也有方向(通常是输入

2021-12-30 09:29:35 316

原创 HDLbits_1 Getting strated

作为入门，第一道题目很简单，要求输出1，就像C语言的“Hello world！”那么答案也是直接一句赋值语句就可以了module top_module( output one );// Insert your code here assign one = 1'b1;endmodule需要注意的是，HDL bits的语言标准是旧版本的，各公司现行的以及大部分指导书Verilog都是新版本的语言标准，当然HDLbits也支持现行的版本:module top_module(

2021-12-29 08:52:05 486

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