Altium Designer 覆铜的时候3D模型下面无法覆铜的问题

之前产品曾经发现过这个现象，更新覆铜Repour的时候发现覆铜有好多缺口，测试其他的pcb文件则没有这个现象。具体有关以为是AD某项设置或者bug。经过研究发现，这些缺口和器件的3D部分能够吻合。经过研究发现是由于在制作PCB封装的时候，画的器件边框应该在机械层1，结果放在了Keepoutlayer层造成的（TOP Overlayer也画了，机械层1和Keepoutlayer层的颜色是一样的）。