第12周实验--VGA协议与图像输出Verilog编程

于Verilog HDL的数字秒表

首先打开Quartus
然后在新建工程ein_test3以及新建verilog HDL文件ein_test3，然后就出现以下：

代码用的如下：

module ein_test3(clk,reset,pause,msh,msl,sh,sl,minh,minl);
input clk,reset,pause;
output [3:0] msh,msl,sh,sl,minh,minl;
reg [3:0] msh,msl,sh,sl,minh,