Verilog
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iteye_7333
这个作者很懒,什么都没留下…
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Verilog描述同步复位和异步复位
1,异步复位的实现:`timescale 1ns/1nsmodule d1( input c, input d, input r, output q); reg a; assign q = a; always @(posedge c or posedge r) if(r) a <= 0; else a <...原创 2010-06-03 19:06:04 · 972 阅读 · 0 评论 -
Verilog中for语句的使用,简单testbench的写法
1,for语句的使用`timescale 1ns/1ns module add16(a,b,c0,sum,cout); input [15:0] a,b; input c0; output [15:0] sum; output cout; reg [15:0] p,g,sum; reg [16:0] CA; reg ...原创 2010-06-03 19:17:08 · 5085 阅读 · 0 评论 -
Verilog的资料
1,Verilog-1995 Quick Reference Guidehttp://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances原创 2010-06-22 11:05:57 · 152 阅读 · 0 评论 -
Verilog例化时的参数传递
【原文】http://www.fpganotes.com/post/32/类似VHDL的Generic语句,Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances传递的参数是子模块中定义的parameter。传递的方法:1...原创 2010-06-22 11:07:01 · 3369 阅读 · 0 评论 -
Verilog中初始化ram/rom中的数据
1,readmem,readmemb,readmemh都可以实现:readmemh例子:`timescale 1ns/100psmodule readmem_tb; reg [7:0] Mem[0:'h7ff]; initial begin $readmemh ("frame.mif",Mem); end endmodule 用到的f...原创 2010-06-22 17:52:14 · 2808 阅读 · 0 评论 -
硬件设计中的软件模拟
一般在进行硬件设计的时候都要用软件模拟一下基本的实现。上例子:import java.util.ArrayList;import java.util.List;import java.util.Queue;import java.util.concurrent.ConcurrentLinkedQueue;public class Dido { static fina...原创 2010-06-22 19:52:45 · 263 阅读 · 0 评论 -
maskToFunction
public class Util { public static String maskToFunction(final String mask, int fanin) { Assert.isLegal(fanin <= 4, "virtex/virtex2 prim lut <= lut4"); int mask_int ...原创 2013-06-24 15:34:43 · 86 阅读 · 0 评论