verilog
文章平均质量分 66
J_Hang
这个作者很懒,什么都没留下…
展开
-
reg、wire与logic的区别
文章目录一、wire1、定义二、reg1.定义三、logic1.定义一、wirewire类型设计时表示导线结构,它不存储状态,只能负责传递驱动级的输出。wire型数据常用来表示用以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认时自定义为wire型。wire型信号可以用做任何方程式的输入,也可以用做“assign”语句或者实例原件的输出。1、定义<font color=#999AAA >wire [n-1:0] my_wire0,my_w原创 2021-06-01 20:34:40 · 9852 阅读 · 2 评论 -
Verilog中阻塞赋值和非阻塞赋值的区别
Verilog中阻塞赋值(=)和非阻塞赋值(<=)的区别**阻塞赋值:**前面语句执行完,才可执行下一条语句;即:前面语句的执行(b=a)阻塞了后面语句的执行(c=b)。即:always块内,2条语句顺序执行。**非阻塞赋值:**always块内,2条语句同时执行。即:前面语句的执行(b=a)不会阻塞后面语句的执行(c=b)。1、 verilog编写代码的8个原则,记住这八点可以避免9...原创 2019-09-08 17:24:59 · 4228 阅读 · 0 评论 -
连续赋值和过程赋值
连续赋值:1)语法上,有关键词“assign”来标识;2)左侧被赋值的数据类型必须是线网型数据(wire);3)连续赋值语句不能出现在过程快中(initial/always);4)连续赋值语句主要用来对组合逻辑进行建模以及线网数据间进行描述;5)连续赋值语句产生作用后,赋值表达式中信号的任何变化都将立即被反映到赋值线网型数据的取值上;过程赋值:1)语法上,没有关键词“assign”;...原创 2019-09-08 17:51:05 · 8201 阅读 · 0 评论