Verilog中阻塞赋值和非阻塞赋值的区别

Verilog中阻塞赋值(=)和非阻塞赋值（<=）的区别

**阻塞赋值：**前面语句执行完，才可执行下一条语句；即：前面语句的执行（b=a）阻塞了后面语句的执行（c=b）。即：always块内，2条语句顺序执行。
**非阻塞赋值：**always块内，2条语句同时执行。即：前面语句的执行（b=a）不会阻塞后面语句的执行（c=b）。

1、 verilog编写代码的8个原则，记住这八点可以避免90%以上的冒险竞争

(1) 时序电路建模时，用非阻塞赋值。
(2) 锁存器电路建模时，用非阻塞赋值。
(3) 用always块建立组合逻辑模型时，用阻塞赋值。
(4) 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。
(5) 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。
(6) 不要在一个以上的always块中为同一个变量赋值。
(7) 用$strobe系统任务来显示用非阻塞赋值的变量值。
(8) 在赋值时不要使用#0延时。

2、组合逻辑电路：使用阻塞赋值（“=”）；时序逻辑电路：使用非阻塞赋值（“<=”）

3、组合逻辑电路和时序逻辑电路的区别

1.数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
2.组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
3.时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

4、仿真波形区别

（1）阻塞赋值
always @(posedge i_clk)
begin
b = a;
c = b;
end

（2）非阻塞赋值
always @(posedge i_clk)
begin
b <= a;
c <= b;
end