verilog
Jayler_May
这个作者很懒,什么都没留下…
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Verilog语言实现D触发器
module DFF( r,rb,clk,data,rst ); output reg r,rb; input wire data,clk,rst; //wire load; //and a1(load,clk,ena); always @(posedge clk or negedge rst) if(~rst) begin原创 2017-11-10 16:27:55 · 17690 阅读 · 0 评论 -
Vivido synthesis failed(synth_design ERROR)问题的解决
最近使用Vivado编写CPU遇到了synthesis failed(synth_design ERROR)问题,但是Message里面居然没有ERROR信息,只有一些warnings。而且综合的时间特别长,相较于平时的综合时间大概多了2、3倍。 我用了两天时间钻研这个问题都没有解决。期间,我检查了多次都没有发现模块或者顶层文件出现问题,感到非常郁闷。 本来我以原创 2018-01-03 17:10:11 · 30150 阅读 · 4 评论