我脑残实验室Verilog学习笔记——在Xilinx ISE中运用符号设计顶层模块的方法

 在Xilinx  ISE12.3中运用符号设计顶层模块的方法

1）、将子模块选中，Design选项卡中，在Implementation在左下角的Process：XXX框中展开Design Utilities，选择Create Schematic Symbol，创建一个该子模块对应的原理图符号，如图；

 

 

 

2）、然后再在工程上右键New_Source，选择Schematic，创建一个原理图文件，如图；

 

3）、再选择左侧的Symbol选项卡，点选相关的路径，选择刚刚创建的子模块的原理图符号，如图：

 

 

 

4)、然后再右侧的空白图纸上粘贴原理图符号，将所有的子模块放好位置，运用中间工具栏的工具进行操作：连接，设定输入与输出记号，我画的图如下所示：

 

5）、如果还想要将顶层模块的原理图转化成代码，可以这样操作：在Implementation在左下角的Process：XXX框中展开Design Utilities，点选View HDL Function Model，就可以生成顶层模块对应的HDL代码

 

转自： http://blog.sina.com.cn/s/blog_68fb9cba0100v922.html