Verilog与FPGA
酱酱酱酱酱
这个作者很懒,什么都没留下…
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Verilog多种方式实现三人表决器
补充FPGA查找表LUT基础知识。1、结构化描述方式 2、数据流方式 3、行为级描述方式(抽象级别最高,概括性最强) 4、混合描述原创 2023-01-04 20:33:00 · 7088 阅读 · 0 评论 -
FPGA基本结构思维导图
FPGA结构思维导图原创 2023-01-04 17:13:53 · 314 阅读 · 0 评论 -
Verilog语句1-2
一般用在initial语块中,用disable跳出循环。,再将得到的值与下一位异或,重复多次,便可得到0或1,得0说明有偶数个1,得1说明有奇数个1。注意:防止生成锁存器,用了if语句就加上else,用了case语句就加上default。for(循环指针=初值;循环指针=循环指针+步长值)end之间是多条语句时,不省略,只有一条时可省。③casex有z或者不定值x,则不考虑这些的比较。②casez中有高阻值,不考虑有高阻值位的比较。①case语句中每个值都是确定的0or1;表达式) begin 语句。原创 2023-01-04 14:33:37 · 143 阅读 · 0 评论 -
Verilog HDL基础语法1-1
一、语法特点及规则①Verilog采用模块化结构,数据类型和变量、基本运算符等基本语法,语法类型和C语言很相似。②每行只写一个声明语句或说明,每个Verilog HDL源文件中只能写一个顶层模块,也不能把一个顶层模块分成几部分写在几个源文件中。③源文件名字和文件内容有关,最好与顶层文件同名,命名时,第一个字符为字母或下划线。原创 2023-01-04 13:33:58 · 779 阅读 · 0 评论 -
Verilog与FPGA序章
硬件描述语言(HDL):高级程序设计语言,以文本形式来描述数字系统硬件结构和行为的语言。可以用来描述逻辑电路图、逻辑表达式、复杂数字逻辑系统的逻辑功能。IEEE推出两种标准:VHDL和Verilog HDL。原创 2023-01-04 11:43:29 · 122 阅读 · 0 评论