Gg森G-CSDN博客

原创浅谈时序约束

在学习时序约束分析过程中的一些总结

2024-04-07 21:47:29 437 1

原创夏宇闻《Verilog数字系统设计教程》第15章思考题解析

针对在数字设计过程中，综合前后、布局布线前后仿真结果的差异可能导致设计的不准确性。本文通过对夏宇闻《Verilog数字系统设计教程》第15章思考题进行解析，对数字系统每一流程仿真结果与实际电路的差距，并说明差距产生的原因以及如何避免差异产生，从而使设计人员在编写设计文档时可以从多个方面进行考虑。

2024-03-16 22:52:03 1034 1

原创逐行解析AXI4_FULL IP核

对xilinx中的AXI4_FULL IP核RTL代码进行逐行解析

2023-12-20 20:43:53 734

原创根据波形手撕AXI4-FULL协议（端口带注释）

通过反复查看spec加深对spec的理解，手撕AXI4_FULL协议

2023-12-20 15:13:27 769

原创从原理出发手撕SPI协议

以SPI协议为案例，提供在FPGA开发时的思路构建

2023-12-06 23:58:28 947 1

原创 FIFO、UART和IIC的经验总结

主要介绍跨时钟域处理、波特率和比特率的区别、IIC协议搭建技巧等

2023-12-01 15:55:27 1424 1

原创分享手撕IIC协议的几个经验

IIC协议经验总结，以及使用Verilog语言编写模块内在原理和作用

2023-11-28 22:51:11 423 1

原创基于不同收发时钟频率的UART实现

从目的、特点、常见问题和电路结构，介绍了基于不同收发时钟频率的UART实现

2023-11-21 18:58:39 232

原创异步FIFO几个值得注意的点

手撕异步FIFO时觉得比较难理解的点，都通过一种比较通俗易懂的语言总结下来了

2023-11-18 18:28:56 234 1

原创使用CV2库对图像数据增强

使用python的cv2库完成对图片数据进行增强，包含内容有旋转、翻转、缩放、高斯噪声、椒盐噪声、乘法噪声、统一图片尺寸大小

2023-05-15 09:12:53 585 1

原创 Makefile中Linux转Windows执行知识点

Makefile 是一种用于自动化编译和链接程序的文件，利用makefile文件可以根据源代码生成可执行程序或库文件。Makefile 包含了编译过程中所需的所有依赖关系和规则，使得在编译项目时可以自动执行一系列操作，例如编译源代码、链接目标文件、生成库文件等等。

2023-05-11 09:11:05 535

原创关于串口调试助手XCOM点击发送后卡住问题

关于串口调试助手XCOM点击发送后卡住的问题分析以及解决方案

2023-02-12 22:12:00 7047

原创关于Modelsim SE-64 2020.4取消优化后不显示波形问题

Modelsim取消优化后报错解决方法

2023-02-12 21:51:09 1932

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