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原创 verilog 写 N+0.5倍分频
1.原理如上图所示,将输出clk_out的二分频反馈给输入,与输入clk_in异或,得到clk_half;模N计数器作用时以clk_half为时钟计数,当计数器cnt=N时,clk_out输出1,否则输出0; 代码如下: module div_half #(parameter N=4) (clk,rst,clk_out,cnt); input clk,rst; output clk_ou...
2019-08-01 18:34:24 669
原创 verilog 中的冒泡排序法
源代码: module maopao9_test(a1,a2,a3,a4,a5,a6,a7,a8,a9,o1,o2,o3,o4,o5,o6,o7,o8,o9); input [3:0]a1,a2,a3,a4,a5,a6,a7,a8,a9; output[3:0]o1,o2,o3,o4,o5,o6,o7,o8,o9; reg [3:0]o1,o2,o3,o4,o5,o6,o7,o8,o9; ...
2018-08-01 10:22:06 7774 7
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