同步时钟
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kele_6
这个作者很懒,什么都没留下…
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有关MAC、PHY和MII/RMII
以太网(Ethernet)是一种计算机局域网组网技术,该技术基于IEEE制定的IEEE 802.3标准,它规定了包括物理层的连线、电信号和介质访问层协议的内容。以太网是当前应用最普遍的局域网技术。它很大程度上取代了其他局域网标准,如令牌环、FDDI和ARCNET。历经100M以太网在上世纪末的飞速发展后,目前千兆以太网甚至10G以太网正在国际组织和领导企业的推动下不断拓展应用范围。基于以太网的应用转载 2013-01-16 09:34:40 · 853 阅读 · 0 评论 -
verilog之计数器0~9999——数码管显示
/*file name : led4_cnt.v(for 4-bit)author : LiMingdate : 2012/06/07description : Light one bit 7-segment and display 0 1 2 ... e f. in every constant timefpga转载 2013-03-08 13:54:57 · 10923 阅读 · 1 评论 -
用Verilog语言实现任意整数分频器
分频器是FPGA设计中使用频率非常高的基本设计之一,尽管在目前大部分设计中,广泛使用芯片厂家集成的锁相环资源,如赛灵思(Xilinx)的DLL.来进行时钟的分频,倍频以及相移。但是对于时钟要求不高的基本设计,通过语言进行时钟的分频相移仍然非常流行,首先这种方法可以节省芯片内部的锁相环资源,再者,消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面,通过语言设计进行时钟分频,可以看出设计者对设计语转载 2013-03-01 15:09:38 · 10113 阅读 · 0 评论 -
Quartus II 调用ModelSim 仿真
下面是基于在Altera Quartus II 下如何调用ModelSim 进行仿真的一个实例。 不能否认,Quartus II(我用的7.0)无法像ISE 那样方便的直接调用ModelSim,而是需要额外的做一些工作。这确实给我们的仿真调试带来了一些不便。特权同学也是在摸索了好久以后才彻底搞定这个问题,下面分享下,力求明白易懂,让大家少走一些弯路。 1、 打开Quartus转载 2013-03-01 15:12:58 · 2565 阅读 · 0 评论 -
[FPGA] 单数分频器Verilog
三分频电路:module clk_div3(clk,reset,divclk);input clk;input reset;output reg divclk;reg[1:0] cnt1;always@(posedge clk or negedge reset)begin if(!reset) cnt1转载 2013-03-01 15:10:43 · 849 阅读 · 0 评论 -
verilog HDL +UART实验+数码管动态显示
功能:板子接受通过RS232接受串口调试助手发送的一个字节数据,然后将其转化成0~~255的十进制数,在4位数码管上,显示出来(只用到了3位),不用的位熄灭,只有有数字的位才显示。说明:UART部分还是参考特权的Verilog程序(谢谢前辈啊),我主要编写了3位数码管动态显示部分,模块名为my_board_display,其实程序不难,但是对于我这个初学者,还是有不少收获,跟大家分享一转载 2013-03-19 14:54:52 · 5486 阅读 · 1 评论