verilog之计数器0~9999——数码管显示

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分类专栏： 同步时钟 
/*
file name     :     led4_cnt.v(for 4-bit)
author        :    LiMing
date        :    2012/06/07
description    :     Light one bit 7-segment and display 0 1 2 ... e f. in every constant time
fpga        :    Cyclone III    EP3C16F484C6
board        :    DE0 (ter-asic Ltd.)

successful!!! in DE0 board

unsigned char code[]=
{
    0x40, 0x79, 0x24, 
    0x30, 0x19, 0x12,
    0x02, 0x78, 0x00,
    0x10, 0x08, 0x03,
    0x46, 0x21, 0x06,
    0x0e       
};
*/

module led4_cnt(clk_50, sega7, segb7, segc7, segd7);
    
    input          clk_50;
    output [6:0] sega7;
    reg [6:0]      sega7;
    output [6:0] segb7;
    reg [6:0]      segb7;
    output [6:0] segc7;
    reg [6:0]      segc7;
    output [6:0] segd7;
    reg [6:0]      segd7;
    
    reg clk1k;    //frequency division //1khz 
    reg clk1hz;    //second clk signal
    
    reg [14:0]     count_1khz;    //count for frequency division 
    //reg [24:0]    count_1hz;    
    reg [8:0]    count_1hz;    
    
    reg [3:0]     num_ge;
    reg [3:0]    num_shi;
    reg [3:0]    num_bai;
    reg [3:0]    num_qian;
    
    parameter time_limited_1khz = 15'd25_000;
    //parameter time_limited_1hz = 25'd25_000_000;
    parameter time_limited_1hz = 9'd500;
    
    
    initial 
        begin
            sega7 <= 7'b100_0000;
            segb7 <= 7'b111_1001;
            segc7 <= 7'b010_0100;
            segd7 <= 7'b011_0000;
            num_ge = 4'd0;
            num_shi = 4'd0;
            num_bai = 4'd0;
            num_qian = 4'd0;
            clk1k = 1'd0;
            clk1hz = 1'd0;
        end
    
    //分频电时钟模块路 generate 1khz
    always@(posedge clk_50)//50M-1k,50M/1k/2//分频,50Mhz~1khz,占空比50% 
        begin 
            if(count_1khz == time_limited_1khz) 
                begin
                    clk1k <= ~clk1k; 
                    count_1khz <= 0; 
                end
            else
                count_1khz <= count_1khz + 1'd1; 
        end 
        
    //分频电时钟模块路 generate 1hz
    /*
    always@(posedge clk_50)//50M-1hHz,50M/1Hz/2//分频,50Mhz~1khz,占空比50% 
        begin
            if(count_1hz == time_limited_1hz)
                begin
                    clk1hz <= ~clk1hz;
                    count_1hz <= 0;
                end
            else
                count_1hz <= count_1hz + 1'd1;
        end
        */
    //分频电时钟模块路 generate 1hz
    always@(posedge clk1k)//1kHz~1Hz,占空比50% 
        begin
            if(count_1hz == time_limited_1hz)
                begin
                    clk1hz <= ~clk1hz;
                    count_1hz <= 0;
                end
            else
                count_1hz <= count_1hz + 1'd1;
        end
        /*    
            if(count == time_limited_1hz) 
                begin
                    clk1hz <= ~clk1hz; 
                    count <= 0; 
                end
            else
                count <= count + 1'b1; 
        */    
    //
    always @(posedge clk1hz)
        begin
            //if(num_ge==4'd10 && num_shi<4'd10)
            if(num_ge==4'd9 && num_shi<4'd10 && num_bai<4'd10 && num_qian<4'd10)
                begin
                    num_ge <= 4'd0;
                    num_shi <= num_shi + 4'd1;
                    if(num_shi == 4'd9 && num_bai<4'd10 && num_qian<4'd10)
                        begin
                            num_shi <= 4'd0;
                            num_bai <= num_bai + 4'd1;
                        end
                    if(num_bai == 4'd9 && num_qian<4'd10)
                        begin
                            num_bai <= 4'd0;
                            num_qian <= num_qian + 4'd1;
                        end
                end
            /*    
            //else if(num_shi==4'd10 && num_bai<4'd10)
            else if(num_shi==4'd10)
                begin
                    num_shi <= 4'd0;
                    num_bai <= num_bai + 4'd1;
                end
            //else if(num_bai==4'd10 && num_qian<4'd10)            
            else if(num_bai==4'd10)            
                begin
                    num_bai <= 4'd0;
                    num_qian <= num_qian + 4'd1;
                end
            */
            else if(num_qian==4'd10 && num_bai==4'd9 && num_shi==4'd9 && num_ge==4'd9)
                begin
                    num_ge <= 4'd0;
                    num_shi <= 4'd0;
                    num_bai <= 4'd0;
                    num_qian <= 4'd0;
                end
            else
                begin
                    num_ge <= num_ge + 4'd1;                
                end
        end
        
    /*always @(posedge clk_50)
        begin
            if(count < time_limited)
                begin
                    count <= count + 1'b1;
                    flag = 1'b0;
                end
            else
                begin
                    count = 24'd0;
                    flag = 1'b1;
                end
        end
        
    always @(posedge flag)
        begin
            if (num < 4'hf)
                num <= num + 1'b1;
            else
                num <= 4'd0;
        end
    */
    
    //display ge wei
    always @(num_ge)
        begin
            case(num_ge)
                4'h0: sega7 = 7'b100_0000;
                4'h1: sega7 = 7'b111_1001;    // ---a----      0x40
                4'h2: sega7 = 7'b010_0100;    // |      |      0x70
                4'h3: sega7 = 7'b011_0000;    // f     b      0x24
                4'h4: sega7 = 7'b001_1001;    // |      |      0x30
                4'h5: sega7 = 7'b001_0010;    // ---g----      0x19
                4'h6: sega7 = 7'b000_0010;    // |      |     0x12
                4'h7: sega7 = 7'b111_1000;    // e     c      0x02
                4'h8: sega7 = 7'b000_0000;    // |      |     0x78
                4'h9: sega7 = 7'b001_0000;    // ---d----.    0x00
                /*4'ha: sega7 = 8'b0001_0000;      // 0x10
                4'hb: sega7 = 8'b0000_1000;    // 0x08
                4'hc: sega7 = 8'b0000_0011;    // 0x03
                4'hd: sega7 = 8'b0100_0110;    // 0x46
                4'he: sega7 = 8'b0010_0001;    // 0x21
                4'hf: sega7 = 8'b0000_0110;    // 0x06*/
                default: sega7 = 7'b100_0000; // 0x40
            endcase                     
        end
        
    //display shi wei
    always @(num_shi)
        begin
            case(num_shi)
                4'h0: segb7 = 7'b100_0000;
                4'h1: segb7 = 7'b111_1001;    // ---a----      0x40
                4'h2: segb7 = 7'b010_0100;    // |      |      0x70
                4'h3: segb7 = 7'b011_0000;    // f     b      0x24
                4'h4: segb7 = 7'b001_1001;    // |      |      0x30
                4'h5: segb7 = 7'b001_0010;    // ---g----      0x19
                4'h6: segb7 = 7'b000_0010;    // |      |     0x12
                4'h7: segb7 = 7'b111_1000;    // e     c      0x02
                4'h8: segb7 = 7'b000_0000;    // |      |     0x78
                4'h9: segb7 = 7'b001_0000;    // ---d----.    0x00
                default: segb7 = 7'b100_0000; // 0x40
            endcase                     
        end
    //display bai wei
    always @(num_bai)
        begin
            case(num_bai)
                4'h0: segc7 = 7'b100_0000;
                4'h1: segc7 = 7'b111_1001;    // ---a----      0x40
                4'h2: segc7 = 7'b010_0100;    // |      |      0x70
                4'h3: segc7 = 7'b011_0000;    // f     b      0x24
                4'h4: segc7 = 7'b001_1001;    // |      |      0x30
                4'h5: segc7 = 7'b001_0010;    // ---g----      0x19
                4'h6: segc7 = 7'b000_0010;    // |      |     0x12
                4'h7: segc7 = 7'b111_1000;    // e     c      0x02
                4'h8: segc7 = 7'b000_0000;    // |      |     0x78
                4'h9: segc7 = 7'b001_0000;    // ---d----.    0x00
                default: segc7 = 7'b100_0000; // 0x40
            endcase                     
        end
    //display qian wei
    always @(num_qian)
        begin
            case(num_qian)
                4'h0: segd7 = 7'b100_0000;
                4'h1: segd7 = 7'b111_1001;    // ---a----      0x40
                4'h2: segd7 = 7'b010_0100;    // |      |      0x70
                4'h3: segd7 = 7'b011_0000;    // f     b      0x24
                4'h4: segd7 = 7'b001_1001;    // |      |      0x30
                4'h5: segd7 = 7'b001_0010;    // ---g----      0x19
                4'h6: segd7 = 7'b000_0010;    // |      |     0x12
                4'h7: segd7 = 7'b111_1000;    // e     c      0x02
                4'h8: segd7 = 7'b000_0000;    // |      |     0x78
                4'h9: segd7 = 7'b001_0000;    // ---d----.    0x00
                default: segd7 = 7'b100_0000; // 0x40
            endcase                     
        end
endmodule

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专栏目录
verilog 实现的0-9 计数器数码管显示_FPGA毕设系列 | 显示与串行通信
weixin_39918128的博客
11-24 4535
由于可编程逻辑器件技术的快速发展，FPGA的功能日益强大，在FPGA芯片上集成UART串口功能模块并和其他模块组合可以很方便地实现一个能与其他设备进行串行通信的片上系统。这里给大家分享小脚丫团队的Extend Shield，可以用 VGA 进行屏幕显示，也可以利用串口实现通讯，此外板卡上还集成了五 向开关与 4 位数码管，与两个 PMOD 接口，可让你尽情扩展更多功能。一、设计任务1. ...
verilog 实现的0-9 计数器数码管显示
05-01
verilog 0-9计数器数码管显示,在实验箱上进行过测试的！！
Verilog：分频器、序列发生器、序列检测器
最新发布
2303_76814451的博客
10-04 196
verilog中的一些常见工程实例，包含状态机的设计方法
verilog实现单只数码管从0到9循环显示，动态扫描
05-26
利用动态扫描实现单只数码管从0到9循环显示，绝对可用
利用verilog来实现四位数码管0到9的循环计数
06-04
利用verilog来实现四位数码管0到9的循环计数
verilog 0——9999计数器
12-08
verilog 0——9999计数器 并能在数码管中显示出来
Verilog——动态数码管显示
mankaichuang的博客
11-25 1万+
要点：定时轮询6位数码管的使能位，通过人眼的视觉差动态显示数码管信息。 1、模块信息 module seg_led_driver( input sys_clk, input sys_rst_n, input [5:0] point, //数码管point的显示状态，0为显示，1为不显示； input seg_en, .
基于FPGA的74HC595驱动数码管动态显示--Verilog实现
08-10
"基于FPGA的74HC595驱动数码管动态显示--Verilog实现" 本文主要介绍了基于FPGA的74HC595驱动数码管动态显示系统的设计和实现，包括数码管的简要介绍、74HC595的简要介绍、FPGA控制74HC595驱动数码管的思路、Verilog...
FPGA——数码管动态扫描（verilog）
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12-07 2万+
数码管动态扫描原理——FPGA代码1、动态扫描是利用人眼视觉滞留的特点，点亮某一位后，在人眼反应之前，进行下一位的显示，故而出现重影现象。而人的视觉暂留时间大约在1/24秒左右，所以应该保持24帧以上才会保持连续而不会出现闪烁，通俗来讲，应该在一秒内至少扫描24次。也就是每次扫描时间至少小于40ms 。 2、注意数码管的响应时间，一般为纳秒级，故扫描时间也不能太短。 3、本例使用四段数码管，50
verilog 实现的0-9 计数器数码管显示_Projects@更相减损术求最大公约数的Verilog实现...
weixin_39617473的博客
12-14 1581
（提醒：此作业仅供参考学习，有缺点或问题可提出。）大二上学期数字电路实验：更相减损术求最大公约数的Verilog实现。问题背景：《九章算术》中记载求两正整数最大公约数的更相减损术：“可半者半之，不可半者，副置分母、子之数，以少减多，更相减损，求其等也。以等数约之。”请设计一个Verilog程序实现更相减损术。题目要求：Finish the verilog code above using Digi...
Verilog编写的七段数码管显示的源码
12-25
用Verilog实现FPGA七段数码管的显示。
数码管显示0-9代码
12-23
arduino中的资源，是关于用数码管显示数字从0-9的代码
两位数码管循环显示00-99
04-27
现在让我们用实验板上的两个数码管来做一个循环显示00～99数字的实验，先来完成必要的硬件部分
7段数码管显示Verilog程序
01-25
此压缩文件为计数器和7段数码管显示功能，使用Verilog语言描述的模块
两位数码管循环显示00～99的实验
08-11
本设计主要介绍两位数码管循环显示00~99的实验、
Verilog数码显示器00~99循环计数器电路
Hennys的博客
07-24 8759
采用2位7段数码显示器设计一个00~99循环计数器电路。输入包括一个时钟输入端和一个低电平复位端， 复位时输出88，两个输出分别控制高位和低位数码显示器。 7位数码管显示器的结构图如下： `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2020/07/24
51单片机定时器动态数码管显示0-999999
qq_64972872的博客
10-18 8079
51单片机定时器动态数码管显示0-999999
单片机数码管0000-9999显示问题
u012621177的专栏
11-11 1万+
标题：    数码管的显示 效果：    显示00-99,动态显示+变化显示 说明：    此例程将数码管显示内容用一个函数打包，要显示直接调用即可。 //头文件: #include "reg51.h"   //变量定义: unsigned char table[]=                      {0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x
Verilog HDL设计：1Hz计数器与数码管显示
"Verilog HDL设计实例，涉及数字系统设计，包括分频器、BCD计数器和译码器的构建，用于在Altera EP1C20开发板上实现1Hz计数、异步清零和数码管显示功能。" 在电子设计自动化(EEDA)领域，Verilog HDL是一种广泛使用...
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