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RSS订阅原创 案例学习：verilog写一个双控开关，并进行仿真验证
make sim //使用makefile进行仿真，得到waveform.vcd文件。gtkwave waveform.vcd //打开波形文件。如果将dut中的逻辑更改之后，会产生报错信息。1.进行verilog代码的编写。2.紧接着进行验证代码的编写。3.Makefile脚本编写。
2023-07-07 11:05:24
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原创 testbench的框架编写
（7）对输入信号施加激励，于此同时，验证输出结果的正确性。只有当**(sim_time < MAX_SIM_TIME)** 才进入循环。（6）该时间内完成所有任务之后，sim_time自加。成功退出： exit(EXIT_SUCCESS)（5)把sim_time传递给m_trace。删除： dut : delete dut;（8）in_valid信号随机生成函数。通过比对理想值和真实值从而检测出正确性。1.testbench的主要模块构成。（9）out_valid信号检查函数。
2023-07-07 11:00:11
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原创 verilator_makefile的编写
（3）目标：生成./obj_dir/V$(MODULE) 依赖：.sv 文件 .cpp文件。（2）目标：生成waveform.vcd 依赖：./obj_dir/V$(MODULE)（4）目标： clean (清除obj_dir 文件以及波形文件.vcd)（1）目标：生成波形文件 依赖：waveform.vcd 文件。目的：将程序执行之后生成的波形文件打开。cc : 将.sv文件转为C++文件。目的：将.mk文件转为可执行的文件。exe : 指定C++的测试文件。目的：执行生成的可执行文件。
2023-07-06 17:01:12
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空空如也
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