在绘制层次原理图时，我们会在总原理图中添加Sheet Symbol 来代替子原理图，并用Sheet Entry 作为子原理图的对外接口，并在子原理图中添加Port作为与总原理图中的Sheet Entry相连的接口。此时如果在Properties 中不设置Net Label的作用范围，Net Label的作用域仅限于其所在的原理图内部。如下图所示分别为Sheet Symbol，Sheet Entry，Port。
如果在子原理图中的Port接口名称与总原理图中代表子原理图Sheet Symbol中的Sheet Entry，名称不匹配的话，在进行PCB导入的过程中会出现部分网络节点导入失败的情况，同时在Message中会有[Error] XXX.Sch Compiler Sheet-Entry XXXX not matched to Port at Xmil,Ymil的问题。
出现这个问题以后，一种解决办法是更改原理图中的Port和Sheet Entry的名称，使二者名称一致，在PCB导入时，AD自动完成Port和Sheet Entry的工作。第二种解决办法是在总原理图中打开Design->Synchronize Sheet Entries and Ports，手动匹配端口。
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