逻辑设计
KSCHOW
这个作者很懒,什么都没留下…
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关于亚稳态和异步FIFO的设计
<br /> 所谓的亚稳态是指触发器的输入端在建立时间和保持时间窗口内不能保持稳定,而造成输出端不能稳定的settle到高电平或低电平的情况,并且从进入亚稳态到稳定的settle到某一电平的时间(称为resolution time)也不能确定。这就好比一个在山顶上的球一样,你不知道它会滚向那边,同时你也不知道他什么时候会滚到山的一边。<br /> 那么在什么情况下会引起亚稳态呢?在数字电路设计中,通常亚稳态由异步时钟域之间的通信引起。设想有这样一个电路,由两个触发器串联组成,信号包括原创 2011-03-27 13:51:00 · 1675 阅读 · 1 评论 -
IIC设计小记
<br /> 最近在做一个项目的验证工作,需要用到一款音频编解码芯片(WM8731),该芯片搭载在FPGA 开发板上,使用IIC协议进行芯片的配置工作。给我的感觉是,从实际应用的角度出发,对协议的理解会更加深刻全面。在此记录一下思路。<br /> 首先,需要找一份详细的IIC协议。IIC协议作为一种工业上的标准已经存在几十年了,之所以需要通信标准,我的理解是为了实现不同公司产品的兼容性,需要由一个机构制定一个通信接口,各公司的产品只要是按照通信标准设计的,就可以同其他公司的产品通信。这样的话,原创 2011-03-27 00:53:00 · 933 阅读 · 0 评论