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RSS订阅原创 2021-06-28
1.实验目的：下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容：参照网络上教程的代码，然后用quartus ii和modlsim进行联合仿真3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。在这里插入图片描述4实验工具：pc机和Quartur ii软件和modlsim软件。5.实验截图：6.实验视频：7.实验代码：Add_full_unit_delay`timescale 1 ps/ 1 psmodule Add_full_unit_de
2021-06-28 21:28:31
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原创 2021-06-28
1.实验目的：下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容：参照网络上教程的代码，然后用quartus ii和modlsim进行联合仿真3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。在这里插入图片描述4实验工具：pc机和Quartur ii软件和modlsim软件。5.实验截图：6.实验视频：7.实验代码：module dds(clk,reset,div,choose,data);input [5:0] div;input [1
2021-06-28 21:26:28
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原创 2021-06-27
1.实验目的：下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容：参照网络上教程的代码，然后用quartus ii和modlsim进行联合仿真3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。在这里插入图片描述4实验工具：pc机和Quartur ii软件和modlsim软件。5.实验截图：6.实验视频： ，，， 7.实验代码：
2021-06-27 17:39:30
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原创 2021-06-25
Modelsim基本仿真流程一、 实验目的了解原Modelsim基本仿真理以及Modelsim基本仿真的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上module swapmux(Resetn,Clock,w,Data,RinExt1,RinExt2,RinExt3,BusWires,Done);parameter n = 8;input Resetn,Clock,w,RinExt1,RinExt2,RinExt3;input
2021-06-25 18:03:47
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原创 2021-06-04
一、实验目的Quartus || 原理仿真二、实验内容时序逻辑的测试模块三、实验代码module p2s(data_in,clock,reset,load, data_out,done);input [3:0] data_in;input clock, reset ,load;output data_out;output done;reg done;reg [3:0]temp;reg [3:0]cnt;always @(posedge clock or posedge reset
2021-06-25 16:10:44
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原创 2021-05-21
Modelsim基本仿真流程一、 实验目的了解原Modelsim基本仿真理以及Modelsim基本仿真的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,
2021-05-21 17:41:04
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原创 2021-05-21
建立一个2-4译码器的门级模型一、实验目的了解2-4译码器原理以及2-4译码器的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。module DEC2x4 (Z,A,B,Enable );output [3:0] Z;input A,B,Enable;wire Abar,Bbar;notnot0 (Abar,A),not1 (Bbar,B);nandnand0(Z[3],Enable,A,B),nand1(Z[0]
2021-05-21 17:30:44
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原创 2021-05-07
Verilog Modelsim仿真一、 实验目的了解Verilog Modelsim仿真原理以及Verilog Modelsim仿真的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。module add4(S,COUT,CIN,X,Y);output COUT;output [3:0] S;input CIN;input [3:0]X,Y;reg [3:0] S;reg COUT;always @(X ,Y,
2021-05-07 22:27:26
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原创 2021-05-07
四位加法器门级建模一、实验目的了解四位加法器原理以及四位加法器的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。module fulladd(S,Cout,Cin,A,B);output S,Cout;input Cin,A,B;wire and1,and2,and3,and4;xor (S,Cin,A,B);and (and1,Cin,A);and (and2,A,B);and (and3,Cin,B);or (C
2021-05-07 21:49:31
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原创 Quartus和Modelsim联合仿真
一、 实验目的Quartus和Modelsim联合仿真二、实验过程1、打开quartus新建一个工程2、在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成3、打开Verilog，将我们写的代码输入并保存在自己刚才保存的文件夹中module test(input wire [7:0] a,input wire [7:0] b,output reg [8:0] out);always @ (*)beginout = a+b;endendmodule
2021-04-14 21:48:06
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